大规模集成电路可测性设计及其应用策略

    　很明显，当电路规模很大时，测试码的数目将过于庞大，使得测试变得不可能进行。在测试一个复杂系统时，需要考虑下面3个问题：（1）测试能否确保检测所有的故障；（2）测试的产生时间是否在整个集成电路的开发过程中是经济的；（3）测试的执行时间是否在整个集成电路的开发过程中是经济的。

    　解决上述问题的积极办法是可测试性设计（DesignforTestability，简称DFT），指在集成电路的设计阶段就考虑以后测试的需要，将可测试设计作为逻辑设计的一部分加以设计和优化，为今后能够高效率地测试提供方便。

    　DFT主要技术和方法是：转变测试思想，将输入信号的枚举与排列的测试方法，转变为对电路内各个节点的测试，即直接对电路硬件组成单元进行测试；降低测试的复杂性，即将复杂的逻辑分块，使模块易于测试；断开长的逻辑链，采用附加逻辑和电路使测试生成容易，改进其可控制性和可观察性，覆盖全部硬件节点；添加自检测模块，使测试具有智能化和自动化。

    　1.1集成电路的可测试质量评价

   　 能检测集成电路中某个故障的输入激励，称为该故障的测试图形。假设有某一个测试集合，它能检测某电路故障的故障覆盖率F定义为：

    　F＝已测故障数/（故障总数-不可测故障数）×100%

    　F是随不同的假定故障而变化的。因此，即便对传统的固定故障具有100%的故障覆盖率，也未必充分。因为其它类型的故障，如开路故障和时序故障等并没有全部覆盖。

    　表征电路可测性的关键是电路内节点的可控制性和可观察性。可控制性就是对电路内部每个节点的置0与置1能力，可观察性是能否直接或间接地观察电路内部任何节点状态的能力。对于靠近电路输入端的内部节点，其可控制性较好，可观察性较差；对于靠近原始输出端的内部节点，可观察性较好，但可控制性较差。在电路内部的节点并不是全部可测，这就要求测试技术人员采用新的技术和算法生成测试，采用具有可测试性的电路结构及辅助结构，提高测试的覆盖率和测试效率。