随着消费者对数据吞吐量的需求不断上升,高集成度产品对存储器的需求也越来越多。在从DVD播放机、蜂窝电话到个人身份卡的一系列应用中,设计者被要求集成更多数量和更大容量的嵌入式存储器阵列,以满足各种数据和代码的存储需要。
据Dataquest预测,受到这些应用的驱动, 到2005年,在系统级芯片(SoC)集成的元件内容中将有约70%是嵌入式存储器。不过,随着嵌入式存储器的影响力扩展到高度竞争的市场,设计者面临的压力与日俱增,因为他们必须以更少的代价更快地开发出能够工作的芯片。受到器件复杂性不断增加和价格持续下降的双重压力,领先的半导体公司正转而采用增强型验证方法,以避免代价昂贵的重复投片,并加快针对存储器密集型应用的SoC的交付。
在过去,存储器设计者能够放心地依赖这样的假设,即每一个存储器阵列都面临类似的操作环境,从而允许他们将只从一种仿真情况中得到的验证结果适用到所有其它情况。然而,随着使用的存储器在SoC硅片面积中所占的份额越来越大,各个存储器模块在尺寸、组织结构和性能方面正呈现出更大的差异性。
高级的SoC可以包含几十个甚至数百个存储器阵列,每个存储器阵列分别占有特定的位置,并具有特定的走线和电源连接,从而使之被置于一个独特的动态操作环境中。结果,在这样的一个设计中,开发人员需要通过一系列工艺、电压和温度条件来单独地和精确地表征每一种情况,以确保芯片的性能正确。
与此同时,随着业界迈向130纳米及以下的纳米级工艺技术,表征和分析无疑变得更加棘手。在纳米级尺寸,诸如密集互连走线之间的电容耦合等效应将对信号时序产生显著影响。结果,半导体制造商发现,使用传统分析工具时看上去能得以通过的设计在流片时却宣告失败,这表明需要使用更详尽的电路级分析工具,以发现纳米级时序问题。
然而,对于当今大型的复杂设计模块,传统的电路仿真工具已经达到其速度和容量的极限,这迫使设计者不得不从对独立子网络或关键路径的有限分析中推断整个设计的性能。但在纳米级设计中,不同子网络之间的交叉耦合干扰会显著影响信号时序；而关键路径分析方法在实际中被证明还不足以胜任全面的仿真工作。
这将导致时序问题,从而降低芯片的工作性能,甚至使设计彻底失败。为了弥补这个问题,工程师设法在他们的设计中预留大量的时序冗余以保证性能,但这会导致昂贵的过度设计(over-design),并延缓生产。
为了应对这些不断增长的验证挑战,领先的设计公司正转而采用更先进的方法,包括分层验证、模拟行为建模和混合级协同仿真等。分层仿真方法利用存储器阵列有规律的结构,对重复的单元只验证一次,但可以产生针对特定情况的结果,从而显著加快了运行时间,并且不会牺牲精确性。
在最近的一次嵌入式存储器设计中,采用平面表述法需要3到4小时才能完成对一个关键模块的验证,而采用分层表述法只需40分钟就能完成对相同模块的验证。在这种快速的周转时间下,工程师能够在一天内数次运行仿真和编辑设计,从而避免了以前更耗时的编辑周期。类似地,后布局验证的运行时间也从数天降至几个小时,从而允许对后布局串扰、IR压降和地弹反射(ground-bounce)效应进行实际的分析,尽管这会产生大量与这些设计有关的寄生数据。
数字与模拟/混合信号电路的集成越来越多,这要求采用更复杂的方法来分析整个设计的性能。使用由Verilog-A编写的模拟行为模型,设计者能够创建测试设备或检查器,用来监测频率、时序和电平等信号条件,以确保它们处于所需的操作范围内。
如果检测到错误的电路行为,仿真将停止,而且该事件将被记录,以用于之后的调试分析。通过中止将产生错误结果的仿真,这种早期检测能够节省宝贵的验证资源。如果结合运用模拟行为模型与详尽的电路级分析,工程师就能更容易地识别出采用传统验证方法很难或根本不可能发现的潜在设计问题。
类似地,随着设计者在集成电路设计中将存储器与数字逻辑整合在一起,数字协同仿真方法变得更加重要。在协同仿真中,数字仿真器分析设计的数字部分,而电路级仿真器为选定的部分提供更详尽的分析。结果,与单纯采用电路级仿真方法相比,设计者能够更快地完成对大型电路的仿真。当然,协同仿真为了加快总体运行速度而牺牲了总精度；当使用更抽象的数字表述法加速对其它部分的仿真时,限制了电路级仿真器只能对感兴趣的特定模块进行分析。不过,这种方法为那些以数字逻辑为主但其中某些模块仍需要电路级精确度的超大型设计,提供了一种有效的替代方案。
在一个针对嵌入式存储器设计的典型协同仿真流程中,工程师可以有选择地在晶体管级仿真解码器、存储器内核或控制逻辑,与此同时,将总体设计的其余部分作为数字模块在Verilog中实施仿真。例如,在近期的一个SRAM设计中,设计者使用Nassda公司的HSIM电路仿真器对解码器进行电路级仿真,同时在Verilog仿真器中对存储器内核和控制逻辑实施仿真。在这个案例中,设计者在由大约170万个MOSFET组成的完整电路上仿真了数千次读写操作。
当使用HSIM在电路级对该SRAM设计进行完全仿真时,需要24.6小时。如果采用协同仿真,设计团队只对译码器实施电路级的HSIM仿真,而在Verilog中对电路的其余部分进行仿真。在此情况下,整个设计的协同仿真仅需4.76小时。
协同仿真的速度是纯粹电路级仿真的五倍,它能帮助设计者更快地发现复杂设计中的潜在问题。尽管协同仿真在总精度上无法与纯电路级仿真相提并论,但它的确能为感兴趣的特定模块提供完全的精确度,就如在SRAM设计案例中的地址解码器。纳米级设计特别敏感的电路级效应,如电源网路中的IR压降等仍将需要全芯片的后布局分析,以完成设计的最终验证。
随着设计者将存储器、数字逻辑和模拟电路整合到更复杂的器件中,先进的验证方法对于流片取得成功将发挥越来越关键的作用。分层验证、模拟行为建模和数字协同仿真等方法业已被领先的半导体公司采用,而且随着更尖端的验证工具陆续上市,这些方法在整个工程界越来越容易被掌握。使用这些更高级的验证工具,工程师能够识别纳米级效应对时序的影响,并精确地表征在大型集成器件中不同嵌入式存储器模块的性能。
作者:Graham Bell
行销总监
Nassda公司
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