本文描述了一种仿真策略,它将一大型设计分割到一些大型FPGA器件中进行仿真,再将这些经验证的逻辑综合起来创建一个完整系统。
- 仿真的益处
- 仿真技术评估
- 仿真如何运作
- 仿真三个内核
- 软硬件集成
- 网站推荐
Alan Singletary
顾问工程师
IBM微电子公司
在线仿真提供了一种改善“一次通过”ASIC质量的有效工具。位于德州的IBM微电子设计小组就将此项技术应用到验证几个复杂内核的试验中。设计小组采用的仿真方法是将设计分割到一些大型FPGA器件中,然后再将这些仿真逻辑综合起来创建一个完整系统。
嵌入式控制器外设设计小组已经使用这种仿真技术来为IBM微电子部的“蓝色逻辑库”开发大量ASIC内核。这些内核主要是为该公司Coreconnect片上总线外围器件开发的,如处理器局部总线(PLB)和片上外设总线(OPB)。
为了提高设计质量并确保内核满足客户需要,设计小组近来采用了仿真技术来进行验证。通过仿真验证的第一套内核在1998年初就加入到蓝色逻辑库中了。本文将讨论生成这些内核的设计流程以及一些有助于你评估FPGA仿真技术的因素。由于仿真/原型技术选自Aptix公司,这一讨论的重点就是与此技术相关的一些议题。
仿真的益处
在了解仿真技术的优点之前,有必要先了解一下该技术的局限性和成本问题。尽管这里详述的仿真方法是一种低成本的选择方案,但是设备成本和工程支出却不菲。工程支出将包括ASIC设计人员所作的大量仿真工作,它也可能包括设计本身尚需做的小修小改。
要正确理解应该对哪一部分设计进行在线仿真可能会有点困难。尽管设计人员看到仿真设计与实际软件和外设一起运行时信心倍增,但实际达到的ASIC功能空间测试覆盖面可能很小。查找、隔离、修复并确认某些类型的设计缺陷也可能仍比传统仿真工具费时。设计缺陷主要是由于待测在线软硬件和逻辑之间的复杂交互而引起的。此外,这一问题还会因所含无数时钟周期而恶化。在很多方面,仿真与系统级调试的相似点比模拟测试要多。正是由于这些原因,可以认为仿真是模拟的一种有效补充,而不是一种完整的验证方案。
尽管如此,硬件仿真使得很多独特验证和开发工作成为可能。在模拟不能满足实际设计需要的场合,通过仿真生成的大量测试循环和实际系统环境的不可预测性非常相似。
仿真技术评估
嵌入式控制器外设设计小组评估了三种不同仿真方法。尽管IBM研究人员在选择仿真结构时考虑了很多因素,多数方案还是由一些简单的规格而决定。
首先,研究人员考虑了一种黑箱系统,它能自动将一大型设计分割到大量FPGA或定制处理器中。这种结构的主要优势在于能处理非常大型的设计,但这种系统的成本让人不敢问津。研究人员还担心,这种结构相对较低的执行速度会限制与大量标准外设一起在线运行的可能性。
其次,研究人员考虑将设计分割为多个小块,并用带有FPGA的定制电路板仿真每个小块。这种方法已经在IBM的其它项目中成功使用过,具有成本低、运行速度快的优点。美中不足的是由于FPGA之间是通过硬件互连的,因此FPGA的I/O边界必须保持固定。
第三种方案是借助Aptix提供的MP4现场可编程电路板(FPCB)。这种24×18电路板允许插入Aptix FPGA模块。外部设备能直接通过可插入区域或通过电路板边上的I/O连接器连至该型电路板。这种结构的关键部位是电路板中央的四个现场可编程内部互连元件(FPIC)器件。这些基于SRAM的器件能通过编程快速提供其936个I/O的任意两个或多个I/O之间的连接。这些连接在电特性上相当于一种无源容抗负载,典型两点连接的延迟为5至15ns。
仿真如何运作
所有的仿真方法均包含相同的基本步骤,但仔细观察其硬件结构、设计折衷和目标应用还是有显著差异。在所有情况下,ASIC硬件设计语言(HDL)代码在编译过程中与仿真库一起生成一种适合仿真平台的映像。
为使仿真卓有成效,仿真逻辑必须在功能上等效与在模拟阶段运行的逻辑和做进最终芯片中的逻辑。Aptix软件流程通过从原始设计数据库中提取逻辑来确保这种等效性。每个FPGA器件都需要一个说明如何从数据库中提取必要HDL模块的包装文件。这一包装文件也可同时包括任何所需的接口逻辑,如双向驱动器。
图1:在仿真过程的每一步骤需要考虑不同的评估标准
FPGA之间的连接在一个顶级仿真文件(一个不带其它逻辑的纯粹网表)中定义。如果在仿真电路板上还包含FPGA之外的其它器件,就必须创建定义这些器件I/O结构的HDL模块。
仿真流程的下一步是通过一个采用合适FPGA技术的标准综合过程运行设计文件和FPGA包装文件。综合后,设计流程还要经过好几个步骤。软件要能与该设计的FPGA网表文件一起运行。从映射过程开始,软件就需要检查输入文件的一致性,然后确定时序并确定FPGA管脚位置。
然后,软件开始创建FPGA布局和布线的限制文件。在此,软件要调用目标FPGA的供应商工具。如果供应商的工具能成功地放置好所有器件,那么最后一步就是生成电路板的布线。
因为设计文件要在几个不同的软件包之间流来流去,因此这种设计流程具有一定的复杂性并有可能出错。尽管所有接口都定义得很好,但却缺乏程序之间的相互透明度。由于任何一个元件的变化都会影响其它元件,因而要特别注意保持精确的一致性。
仿真三个内核
IBM于1998年的第三季度开始对用于PowerPC603嵌入式CPU的三个内核进行仿真。该设计同时还包括PowerPC 60X处理器局部总线存储器控制器接口、一个带同步DRAM及ROM控制器的64位存储器控制器和一个32位的PLB到PCI接口。
仿真的主要目的是在一个尽可能真实的系统环境中检验内核的设计正确性。为了达到这一目的,创建的仿真将该内核视为一个完整的全功能系统的一部分。在客户定制电路板上的系统CPU和DRAM插入到Aptix板上,而被仿真的内核(在数个FPGA中)作为这些元件与PCI总线之间的联系桥梁。IBM网络计算机上的一块标准主板通过PCI总线可访问PCI和ISA外设。
区分Aptix仿真结构与市场上其它仿真结构的最显著的一个特点,是它需要人工将设计划分为多个适于单个FPGA实现的模块。在某些其它仿真方法中,无需用户干涉,软件工具即可在许多较小的FPGA上对整个设计进行划分。
人工划分方法有一些优势,包括可沿自然边界分割,而这需要花费时间并需要划分人员具有一定洞察力。根据FPGA资源的不同,一些设计可能会对现有的分区空间提出挑战。在FPGA的门数和速度都在以令人惊异的速度增长的同时,其I/O的数目却没有增加。这种情形会成为一个令人关心的问题,因为I/O的数目可能会成为分割的瓶颈。不过,现在最大的标准FPGA封装可提供400到440个I/O,通常这允许沿着内核或模块的边界进行直接划分。
在FPGA之间传输信号的一个益处在于信号可更方便地用于调试。在系统中,所有经过FPIC器件的信号都可提供给另外一个FPIC,它将连接到HP逻辑分析仪的数据捕获头。软件允许用户选择流到探测头的信号,并自动通过串口或以太网接口对逻辑分析器信道进行编程。
该技术的另一硬件问题与信号延迟及系统运作频率有关。所需考虑的延迟包括:FPGA内部组合逻辑延迟、信号通过FPGA边界所需的时间、通过FPIC的延迟的数量和长度、以及任何一个信号网中最长的路由拓扑。在最佳的情况下,某一信号网络只需要一个FPIC路径,此时典型的延迟可使运作频率达到10MHz或更多。
软硬件集成
为了测试仿真内核能否与其它元件一起工作,该研究小组移植了两段代码,调整后对它们进行仿真运行。例如,借助I/O主板上的启动固件,代码的一些定时属性可以去掉。这一固件用作测试SDRAM控制器内核的平台,而仿真平台相对较高的速度可以容易地运行一些在模拟验证中不太实际的测试:如改变存储器控制器定时。
大部分测试使用一个IBM内部硬件试验程序,它叫做训练驱动器BUD(Bring-Up Driver),多年来它一直用来验证基于PowerPC的芯片和系统。
这一仿真项目大约持续了六个月。但在设计即将进入版图阶段之前还在添加新的设计功能和测试。从历史角度来看,无论是设计周期的前期还是后期,这一项目或许都不是最有效率的一次仿真实践。在逻辑设计还未定型时,由于尚有大量的变数,因此此时在仿真环境中隔离出设计缺陷常常不是最有效的方法。
仿真被证明是模拟验证适用范围的有效补充。仿真系统帮助研究小组找到了若干严重的设计缺陷。这些缺陷包括启动问题,它们仅当设计逻辑运行了数千个时钟周期后就发生了,而此时还未执行任何注册设置。
另外的设计缺陷包括由刷新周期的时序引起的存储器控制器问题。由于DRAM刷新占据的存储器带宽比系统在正常频率运行下要大的多,该仿真环境表现了这些刷新操作是如何大量占用资源的。在某些情况下,检测到这些问题可使仿真环境得到改进,以利更好地解决时序问题。
要判断任一ASIC验证做的是否正确,芯片一做出来就什么都清楚了。在IBM CPC 700存储器控制器和PCI桥硅片实现方案中,设计者在内核中找不到任何明显的问题,芯片一次投片成功并交付客户使用。作为一种附加奖励,仿真平台上完成的软件移植和测试方案可直接适用于培训,这使我们可快速提高设计质量。顺理成章地,运行BUD系统软件的第一批芯片三天后就可开始正常工作。
此次成功之后,该研究小组在一项更有前景的包含五个新内核及400k门的仿真项目中采用了相同的仿真方法。只要期望合理并预先进行了必要的规划,基于FPGA仿真的高执行速度可为生产前的ASIC内核验证提供巨大的发展潜力。
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