物理实现面临的挑战与解决方案

在传统的方法中,设计工程师很少介入物理设计,因而不得不采用反向追踪方法来发现设计缺陷。在本文介绍的新型设计流程中,设计工程师从规划到出带整个流程中都能够获得物理信息,因而极大地提高了物理实现的速度。

采用0.18微米以下的先进工艺技术设计高性能VLSI芯片将面临巨大挑战,例如芯片几何尺寸的缩小、设计规模的扩大、时钟频率的提高以及电压值的降低等因素,都使得VLSI设计的复杂度越来越高。互连与信号完整性在成功的芯片设计中所占据的重要性也愈加突出。

大多数传统的设计流程已不能应对这些新的变化趋势,如果想简单地对已有工具和方法作一些增改是无济于事的,只有重新设计新的技术与流程才能解决0.18微米以下工艺技术带来的挑战。

本文将讨论几个与流程有关的问题,包括逻辑与物理变量的交互设计方法,以及在物理设计实现中对逻辑与物理变量的综合考虑方法等。然后详细讨论两个与逻辑和物理设计有关的关键问题。首先是逻辑与时序变量对物理手段如布局与布线的依赖性,其次是设计流程本身及其收敛问题。比如需要执行什么任务,何时以及以什么顺序执行等。

物理设计流程面临的挑战

当今工艺技术的飞速发展使百万门芯片设计工程师需要面对许多重要挑战:

1. 时序收敛；
2. 信号完整性；
3. 设计变量的互相依赖性；
4. 时钟与电源布线；
5. 设计验证；
6. 设计规模。时序收敛一直是设计工程师的设计目标,当今的时序收敛已变得非常复杂,只有对库单元、单元的物理布局以及互连电气特性的传输时延进行精确建模和评估才能确保正确的时序收敛。

信号完整性不仅是决定时序的关键因素,还是影响芯片功能完整性的重要因素。随着串音耦合电容与内层电容比值的增加,由信号完整性问题引起的时序与功能问题越来越多。在整个芯片构建过程中还必须认真分析和控制其它一些物理因素,如天线效应、电迁移、自热和IR压降。

虽然还有许多设计变量互依赖性有待解决,但最重要的也许是如何平衡可布线性、时序与功耗三者之间的关系,因为优化三者中的任何一个都可能使另外两个出现问题。为了满足这些复杂的互依赖性,需要使用一个可以同时处理多个目标的开放目标函数。

时钟与电源网络要消耗大量的布线资源,因此对它们的规划与分析必须及早进行,并需要满足每个单独芯片的具体要求。时钟树的插入通常在具体布局工作完成以后进行,而电源网络需要根据统计或经验估算值进行预先确定。然而,这些传统方法会增加时序不收敛的可能性,因此不能满足新的设计要求。

设计验证在上世纪90年代中期失去了其原有意义。对于上百万门的芯片,设计工程师不可能在完成逻辑设计后再进行网表验证并期望物理实现能满足所有的设计要求。在评估要求能否得到满足方面,物理设计与逻辑设计具有同等重要性。

现在许多设计的规模已大大超过门级设计工具的极限,因此不可能再将百万门芯片作为一个不可分割的整体来进行设计与实现。此时应该在高层规划芯片,并把它分割成多个可以用较低层工具实现的较小规模模块。

多种解决方案的比较

目前为止已有许多种建议方案用来应对上述挑战,包括:1. 在统计线载模型场合使用用户线载模型；2. 设计小的模块然后进行组装；3. 恒定时延综合；4. 预布局综合。

布局布线后产生的用户线载模型需要反馈回去进行综合以修正时序错误。然而,重新综合会产生不同的网表,从而引起新的时序问题。

对单个规模为数十万门的小型模块进行设计,然后在芯片级进行组装,这种方法需要自顶向下地进行单个模块设计约束条件的映射,然后随着模块定义的不断巩固进行自下向上的细微调整。由于这是一个手工作业过程,因此非常耗时,还可能使裸片尺寸超出可接受的范围。

恒定时延综合由于其精确性和简单性而非常有吸引力。该方法将固定时延(如固定增益)分配给每个逻辑阶段,因此能满足时序约束条件。然而恒定时延综合会出现连续的而不是离散的规模变化,此时将结果映射到离散库会导致非最优化的结果。

预布局综合方法正在逐步被业界接受。然而对设计工程师来说,除非包含精确的路由信息,否则逻辑综合与布局的结合并不能带来更多的益处。时序约束可能会导致过度拥挤与不可布线的布局。该方法正朝着正确的方向发展,但在逻辑与物理领域的整合方面还不够深入。

完整的物理设计流程

物理设计必须尽早开始,最好与逻辑设计同时进行。虽然对物理参数的最初评估会非常粗糙,但可以为设计朝着所要求的目标发展提供有益的参考。随着有关芯片物理特性的准确信息逐渐增多,信息将不断得到更新和评估,并不断向设计收敛方向发展。

为了满足设计规模、设计复用、上市时间和最终收敛要求,物理设计必须采用分层设计方法。另外,观察、管理和分析物理分层的操作应该实现自动化,并自动管理层次化子系统模块间复杂的互相关性。

在整个设计流程期间物理设计必须适时提供反馈信息,并且在必要时能在流程的任何时候判定设计相对于整个要求所处的位置,然后利用这一信息督促下游工作的开展。设计过程必须能够快速收敛于这样的点,在该点当前评估与最终实现间的相关性可以得到有效抑制,以便先于最终实现完成设计验证(图1)。

物理设计应该是一个收敛的过程,需要同时对各项设计要求进行最优化处理,在整个过程中要不断的进行细微调整,直到完成最终实现。物理设计不应该是久不收敛的实现、验证和修改的不断反复。

物理设计过程的最初阶段是芯片级分层设计规划。芯片级规划可以在定义子系统模块的结构、物理或时序之前开始。芯片级设计指标需要预先分配给子系统级的模块,并方便这些模块的实现。在模块获得结构、物理和时序定义后,就可以抽取新的模块模型,然后不断进行升级改造。芯片级时序与面积空隙能自动得到重新分配以适应新的模型,因此,虽然芯片级计划以非常粗糙的模型开始,但中间会不断得到调整直到最终实现。

模块实现由单元布局、逻辑优化、时钟树综合、电源布线和信号布线组成。以往这些工作是按顺序执行的,并且到最后才检查所有设计要求是否得到满足。此时如果发现问题,模块需要从头开始设计,而为了满足所有设计要求,这一过程可能需要重复许多次。当采用0.25微米以上的工艺技术时,这种“检查与修复”方法非常实用,但在工艺技术朝0.25微米以下发展时,这种顺序方法就显得相当笨拙,达到收敛的迭代次数会非常多。

在进行深亚微米设计时,对各项设计要求同时展开优化处理的好处在于能提供更加清晰、更具有预测性的设计流程。必须在完全理解电源网络与时钟树要求的情况下同时开展单元布局、逻辑优化和布线工作。

同时进行优化工作也使“物理原型”的构建成为可能。由于实现过程需要不断进行调整,因而总会到达物理参数的边界。原型与最终实现在某一特定范围内是相关的。从这个角度看,设计验证能够远早于最终实现之前完成。

为了达到并行优化的目的,单元布局必须使用具有可布线性、时序、线长与串扰功能的开放型目标函数。在整个过程中都应该能够进行单元面积调整、缓冲、再综合与技术映射等逻辑优化工作。另外电源与时钟网络也应始终是透明的。布线应该与实时信号完整性工具结合起来,这样可以避免出现串扰、IR压降、电迁移和互感等问题。只有并行开展所有这些工作,并充分掌握电源与时钟网络知识才能确保设计的收敛。

本文结论

随着工艺技术的更新换代,芯片集成的晶体管数量越来越多,时钟频率也越来越高,因此需要考虑更多的物理效应。本文讨论了物理实现中需要面对的诸多挑战。基于计划、布局和带开放成本功能的布线微调(包括时钟树、电源布线和扫描链),再加上逻辑综合与优化措施的流程可以很好地应对这些挑战。设计应具有足够的灵活性以适应由进程优化引起的变动,这样的流程能及早预测并优化拥塞、时序和物理效应。本文所介绍的物理原型概念能恢复上世纪90年代所失去的时序验证意义(图2)。以互连设计为中心的深亚微米时代给人们带来新的课题,此时布局、布线与逻辑优化之间的相互依赖性会变得非常紧密。进一步说,数百万门级设计中引入的层次化概念,也是人们对新型全芯片设计系统的强烈需求的原因。

作者:Olivier Coudert博士

Monterey Design Systems