深亚微米设计对传统的IC设计方法提出了新的挑战,尤其是纳米存储器的设计需要面对大存储容量和复杂的外围解码电路。建立在全芯片分层电路模拟基础上的新方法,能满足纳米技术在大容量、高速度和精度等方面的要求,能有效地减少迭代次数,加快产品的上市。
随着集成电路设计向0.15μm及更小尺寸发展,高速低功耗数字电路越来越体现出模拟电路的特性。复杂的电子物理相互间作用将引发串扰耦合噪声、自感应效应、IR压降以及电子迁移等模拟效应,而这些现象用传统数字验证方法是无法检测到的,所以尽管设计人员完成了验证,却仍然经常发现硅片功能不正常。由于整个芯片性能无法通过对个别电路孤立分析推导得出,因此纳米设计需要用全芯片验证与分析考察复杂的相互作用效应。建立在全芯片分层电路模拟基础上的新方法,可以满足纳米技术在大容量、高速度以及精确验证与分析等方面不断增长的需求,从而构建出功能正常的新型纳米芯片。
对于正在从事纳米技术研发的公司来讲,设计复杂程度的上升与纳米效应结合在一起,使设计人员要想取得成功十分困难。时钟速度更快、功耗更低以及集成度更高等等都使得时序与功耗管理愈加错综复杂,而且由于电路中寄生问题日益突出,设计师还要花费更多精力进行分析。所以设计人员常常发现他们陷入一个不断反复的设计之中,不仅使产品面市时间推迟,同时还影响了整体效益。
尤其是在存储器设计中,设计人员要面对复杂的外围解码电路及大存储容量所造成的尺寸增大(图1)等问题,再加上又是纳米设计,所以设计的规模与复杂性都对传统验证分析方法提出了挑战。设计人员需要新型验证工具与方法,以便能够精确快速(数分钟或几小时内)对大型设计及相关寄生数据进行验证,实现在一天时间内进行多次设计迭代并完成验证。
传统方法
传统方法以SPICE电路模拟为基础,精确度很高,但速度和容量不够,无法支持目前的设计。SPICE电路模拟器不适合于规模超过两万个元件(包括晶体管、电阻和电容)的电路,而如今的存储器芯片位数可达数百万,后布局验证提取的元件有上亿个,即使是能处理千万元件的“快速-SPICE”工具,对带有后布局寄生电路的百万晶体管设计验证也无能为力。
设计人员一般采用混合层次法解决大型设计的复杂性问题,即在不同数字逻辑提取层设计不同的模块或分区。这种方法有助于在前端逻辑设计中对尺寸和复杂性进行管理,但是对于后端物理设计验证,数字逻辑提取是没有用的,因为在纳米领域,设计错误的根源在于提取描述层下面的电路细节,所以混合层次法所有预期结果在验证中都不会出现。在进行晶体管级分析时,会出现数据集超过传统SPICE工具容量的情况。
确实,传统数字逻辑模拟在处理纳米设计中不断增加的模拟现象时,无法满足晶体管级精确度要求。混合模式法将用于数字验证的数字逻辑模拟器和用于模拟验证的晶体管级电路模拟器结合在一起,这虽然在理论上行得通,但实际上要把数字和模拟领域各自不同的特性和需求协调好非常复杂,所以将数字逻辑和晶体管级模拟器于混合模式验证环境下结合起来的尝试在数/模边界都失败了。
晶体管级验证
由于这些局限,晶体管级验证依然只是高级存储器或复杂纳米芯片设计人员的一种选择方案。为了绕过传统方式的容量局限问题,工程师将注意力集中在设计中具体的关键路径上,以实现存储器阵列验证。在旧工艺下这些方法是可行的,因为设计人员完全可以将噪声、IR压降以及其它因素对芯片整体性能的影响忽略掉,但另一方面,关键路径法却不支持对功耗的验证,设计人员可以认为即使没有功耗,用关键路径分析所估计的时序也与硅片性能相关。在这种方法里,存储器设计人员利用几个关键时序路径(图2),将一个大型复杂设计变成许多小型简单且能在SPICE或快速-SPICE工具内运行的部分。因为设计的种类很多,要想自动作大幅简化十分困难,甚至不可能,所以该方法要依靠手工来缩简电路。更糟的是,结果模型可能提供的是一种过于简化的表示法,对检测存储器之类的高速低功耗设计还很不够。对低耦合电路,提取在一定程度上能起到作用,但对高耦合感应电路如高性能存储器来讲,提取过程本身会去掉一些产生不良现象的原因。目前技术条件下,日益普及的纳米现象将影响到总体性能,因此建立在个别时序路径详细分析的方法不能可靠地推广到整个芯片性能上。所以因大型电路被简化,关键路径法在分析功耗和IR压降问题上并不合适。
为了获得更加可靠的表示法,存储器设计人员还使用了基于全外设提取的验证方法。在这种方法里,设计人员验证设计时只利用部分存储器阵列单元,但使用整个解码器电路(图3)。通过保留行列解码器而使用理想化存储器阵列,设计人员能够获得比简化方法更精确的结果。遗憾的是,该结果仍然不真实,因为存储器阵列提取使验证很容易受纳米效应的影响,例如这种提取技术使设计人员无法从其它并行位线中测量某些微小但却很重要的效应(图4)。
此外,由于存储器单元的数目还在增长,该方法产生的数据量非常庞大,甚至超过快速-SPICE模拟器的容量。例如64M DRAM简化到约200万个晶体管,需要大约600M主机内存；而256M DRAM简化到800万个晶体管,占用的主机内存超过2G。由于规模膨胀,即使运行不多的读/写周期,快速-SPICE电路模拟器也需要好几天时间。
全芯片分析
若忽略纳米效应,传统方法最终对电路性能将产生误导。影响当今存储器设计的因素如IR压降、功耗及各种交叉耦合效应都起源于密集的高速或低功耗电路细微的相互作用,简化方法和提取技术通过简化表示从根本上消除了这些细微影响,因此全芯片晶体管级电路模拟依然是验证纳米存储器设计最有效的方法。
全芯片晶体管级分析普及起来非常缓慢,因为电路模拟工具还无法满足处理纳米设计文件所需的速度、容量与精度；此外,产生这类文件的平面提取技术也使该问题更加复杂。在平面方法中,所有晶体管和寄生RC都从物理设计布局中提取,生成平面SPICE网表。这种方法十分常见,因为几乎每个提取器及类似SPICE的电路模拟器都支持平面表示法,虽然该方法最通用,但它也最麻烦,因为传统提取方法产生的平面网表非常庞大。例如2M SRAM的全芯片平面提取将产生5G大小的文件,内含1,300万个晶体管和5,000万个寄生电阻电容。随着电路尺寸增加,寄生RC和相关网表文件大小至少也是线性增大。平面方法对前端设计同样没什么用,因为平面数据不能方便地与预布局原理图中的相应电路元件相关联。
分层方法
目前推出的分层提取和仿真可以解决传统全芯片验证与分析问题。利用分层提取方法,晶体管和寄生RC提出之后,再以一种高度压缩的分层SPICE网表表示。并不是每种提取器都支持分层网表,但是分层工具正在出现。像Nassda的HSIM之类全芯片分层电路级模拟器能直接使用分层网表,并利用分层存储处理超过10亿晶体管的设计。HSIM还能在分析内部对分层技术做进一步补充,从而提高性能。该方法中只有模拟器保持(并分析)独特结构模型,它通过避免多余的计算和存储,快速完成存储器设计全芯片模拟,例如HSIM在2Gbyte工作站上能够在六小时内完成512M DRAM四个读/写周期全芯片模拟。
预布局网表注释
最有发展前途的方法包括为预布局分层网表提供后布局背注数据。在这种方法里,由于保持了设计整个分层结构,工程师可以获得更好的选择性注释；另外网络和与之相关的RC更易于在分层结构中定位,所以网间RC简化也更加有效,有助于确定最合适的简化技术。不过另一方面,DSPF数据和预布局网表之间名称不匹配,将会使RC与晶体管端接工作变得更加复杂,因此设计人员需要利用全LVS检查以确定名称匹配正确。
虽然向预布局分层网表提供DSPF RC背注会带来很多难题,但它能使前端设计人员在高精度寄生RC而不是估计值基础上优化设计,因此具有巨大应用潜力。由于该方法能处理大型复杂设计,它正成为存储器设计的首选流程。为管理大量寄生数据,设计人员可以在外围背注全部RC并通过各种选择性注释方法处理大型存储器阵列,如利用范例、分层结构或电容进行选择注释。利用范例的背注可使设计人员通过选择C、RC或无背注控制寄生数据数量；利用分层结构设计人员则可关注顶层互连的RC寄生效应。该方法将完整RC背注用于顶层网络,对分层结构内的深层网络仅使用C背注,这样设计人员可以更加容易地考察整个芯片效果,如设计中电流和电源层的影响。电容背注只有当电容超过某一水平时才将RC数据用到网络中,用这种选择方法,设计人员可以将精力集中在可能出现问题的区域,而不会在寄生影响可以忽略的部分上浪费时间。
存储器设计工程师在这种方法中使用全芯片分层电路模拟工具如HSIM时,通常会用熟悉的验证流程。从预布局网表开始,利用电路模拟中使用的估计R和C值进行验证,研究功耗和时序。当后布局数据经过提取可以利用后,工程师再对特定路径或全芯片设计实施更详细的分析。由于HSIM之类的分层工具能够快速完成特大型设计模拟,因此工程师可以通过多个时钟周期对芯片性能和功能进行分析。这在非易失性存储器设计中非常重要,在这些设计里,验证工程师需要进行成百上千个周期的详细全芯片分析,以便考察特定操作如程序设计周期,而过去像这种复杂冗长的验证不可能在出带前完成,常常需要多个耗资大时间长的硅片设计过程。
纳米效应使得先进存储器或任何大型高速低功耗芯片设计人员取得成功更加困难。由于在纳米技术领域内数字设计越来越表现出模拟现象,用纯粹数字验证方法预测电路性能已经不够了。同样,由于交叉耦合、IR压降以及其它纳米效应,关键路径分析和提取方法得到的结果也常常产生误导,使得设计即使通过验证到了硅片上也会失效。因此,使用分层法的全芯片晶体管级验证正成为一种极有前途的方法,它可以处理规模和复杂性都不断变大的设计,成为纳米设计中获得早期硅片成功的重要方法之一。
作者:Graham Bell
市场部主管
Nassda公司
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