先进半导体的制造依赖于设计与制造之间的巧妙平衡。在制造端,有许多问题会引起良率下降、性能劣化和功耗上升。特别是在65nm节点,对光刻、化学-机械抛光(CMP)和随机微粒缺陷的设计敏感性将严重降低初始良率,使良率迟迟得不到提升。设计师还面临着越来越复杂的设计规范和日趋紧张的流片计划。如何有效桥接设计与制造这两大领域以实现更高良率设计,同时仍能满足极富挑战性的计划要求呢？
65nm节点三大关键良率影响因素
直到最近,良率损失还主要是在制造领域处理的问题。IC设计是依据一系列设计规则实现的,只要遵守了这些设计规则,设计就能保证得到合理的良率。但由于光刻工艺的发展落后于半导体工艺的发展,这种情况已经发生了改变。在许多130nm节点设计中,主要材料开始从铝改成了铜,良率更低了。当然,随机微粒缺陷始终是影响制造良率的重要因素。目前,设计师正努力在65nm技术节点进行设计,光刻敏感性、表面平整度差以及对随机微粒缺陷的敏感性已经成为良率损失的三大主要因素。
半导体制造商已经很擅长于应对这些挑战,他们采用各种工具和技术来弥补不断增加的良率损失因素。但这些问题不能孤立开来处理,制造必须与设计紧密协作才能取得更高良率的硅片。借助制造领域中已经存在的信息,半导体公司可以将这些关键数据向上返回给设计端,并激活DFM工具。当采用相同核心技术的工具被同时运用于制造和设计领域时,上述想法的作用将更加显著。
由光刻敏感性引起的良率损失
将设计版图精确地在晶圆上实现所面临的挑战从来没有像现在这样艰巨,这是因为印刷65nm芯片的微观特性所需的高级光刻设备的开发和应用速度缓慢。当前193nm光刻设备扩展用于65nm和45nm技术节点,纳米技术节点和只具备部分必要分辨率的光刻设备的组合导致可印刷性特别差。在没有更高分辨率设备的情况下,业界纷纷推出各种分辨率增强(RET)技术,这些技术被广泛用于提高设计的可印刷性。即使用了这些技术,设计图案在某些工艺条件下仍然会失真,从而改变电路的电气特性。在情况严重时,一次收缩(pinch)可能引起金属线或多义线(poly line)开路,或两根线之间的桥接导致短路。在另外一些情况下,上文提到的光刻效应会影响晶体管漏电流和开关延时、金属线电容和时序问题,从而引起电路性能劣化和功耗上升。其结果是更多可变因素导致参数良率损失。
图1:相同结构的版图和SEM视图,显示了满足设计规则的面积中出现的收缩状态。
图2:俯视图和截面图描述不同宽度和间距的金属图案上的CMP效应。
图3:热点分析后的设计版图描述了布线器采用的自动校正指南。
图4:采用基于规则的方法(左)和基于模型的方法(右)对相同版图应用红色所示的金属填充。
图5:在走线扩散和展宽之前(左)和之后(右)的临界面积版图,请注意右边的临界面积有明显的下降。
晶圆平整度导致的良率损失
在130nm工艺节点,许多半导体公司开始放弃铝材,转用铜作为他们互连的金属材料选择,这是很大的一个变化。在前代工艺节点使用的铝工艺中,金属先被沉积,然后经蚀刻生成互连线,接着通过内层电介质(ILD)的再次沉积隔离互连线,最后进行平整处理。在铜工艺中这个流程有很大的变化。对于铜来说,金属走线的图案先要被蚀刻进ILD,然后将铜电镀到新生成的沟道中,再通过化学机械研磨工艺去除多余的铜材。采用这种工艺的结果是,在金属密度不均匀的地方晶圆高度可能会有变化。在有较宽金属线的地方会出现铜被过多腐蚀掉的情况。在金属线间间距较小的位置会发生电介质凹陷的情况。结果由于不同的晶圆表面高度而导致更大的电气变化及更严重的焦深(depth of focus)问题。
与早前提到的光刻效应一样,由于平整度差导致的变化将导致额外的参数良率损失。由于互连阻抗的增加,这些变化最终表现为时序变化的增加。过度的时序变化可能影响芯片的最终工作频率,或引起内部时序冲突,从而破坏芯片的功能。
随机微粒引起的良率损失
如前面所述,许多工艺节点都存在由于随机微粒缺陷引起的良率损失问题,并且这一点业界已有共识。在半导体制造过程中,随机微粒可能附着于晶圆表面,引起两个设计单元之间出现意外短路,从而造成桥接故障,破坏芯片功能。同样,缺陷也可能切断电路中的物理网络而引起开路,从而使器件无法正常工作。受限于随机缺陷的良率可以用泊松(poisson)等式描述,其中CA是设计的临界面积,DD是工艺中固有的缺陷密度:
当CA或DD增加时,良品器件出现的概率将下降,良率降低。临界面积与设计师有关,而缺陷密度与代工厂有关。设计师可以通过降低设计的临界面积来提高良率,因为这样可降低可能受随机微粒缺陷影响的设计面积。
创建高良率设计
在了解了影响65nm芯片良率的三大主要因素后,接下来我们能做什么呢？将能够针对这三大因素进行设计分析的工具作为工作的起点是必需的,但更重要的是,这些分析工具必须紧密地向后与设计流程紧密联系起来,并支持设计更改的实现,以提高良率。同时,这些良率修复工具在使用时不能在另一个领域引起新的良率问题。另外,这些更改的实现必须不会影响时序、功耗、信号完整性和其它关键设计参数。
1. 校正光刻敏感性引起的良率损失
对设计版图进行工艺仿真,并检查潜在性收缩、桥接、CD变化以及触点或过孔可能未被覆盖的区域等结果,可以发现设计中的光刻敏感性。最精确的仿真技术可以完全匹配黄金掩膜(golden mask)综合流程,并能确保RET过程中的每个步骤能够忠实再现,最终仿真结果能够精确匹配实际生产过程中使用的参数值。这里需要采用最高的精确度,以避免产生虚假“正面”结果,或那些预测中的热点(hotspot),但实际并不存在的版图位置。更重要的是,精确仿真更可能捕捉到每个潜在热点,并做上标记用于校正。
热点一旦确定后就必须进行校正,以防止产生严重的设计故障或减少过多的变化,并提高参数良率。一种方法是通过在版图编辑器中移动多边形(polygon)进行手工校正版图。遗憾的是,由于印刷65nm设计所用的RET相当复杂,特定条件下的校正不一定那么直观。另外,可能有数百个潜在热点需要关注,数量之多手工根本无法一一完成校正。对于互连校正,分析工具和布线工具之间需要紧密合作,以便按正常布线器流程在合理时间内智能地校正潜在热点。在后台工作的分析工具可以确定布完线后的层上是否存在热点条件,当发现热点时将校正指南(correction guidance)反馈给布线器。这种发现-划分优先等级-修复方法无缝地在普通的布线器流程中实现,充分揉合了实时分析和校正功能,因此可以创建更高良率的硅片。
2. 校正晶圆平整度引起的良率损失
如前所述,不均匀的金属分布会引起不平整的晶圆表面高度,继而引起信号时序的过度变化和参数良率损失。通过设计版图分析可以确定产品是否受不良平整性的影响。设计首先被划分为小的方块,然后对每个方块定义的版图区域进行分析,导出金属密度和周长等参数。借助导出的数据可以对每个区域的晶圆表面高度进行建模。最后创建晶圆的表面轮廓以识别表面高度过度变化的区域。通过分析代表裸片表面的热量图,工程师可以快速判断问题区域之所在。
为了校正平整度问题,有一定规则的金属填充法比较常用,它通过插入假的金属填充材料来取得均匀一致的金属分布特性和足够的平整度。DRC工具可以用来实施填充,并根据CMP设计规则约束填充算法。更复杂的填充策略可能采用具有不同尺寸和形状的填充图案库。简单填充算法只是进行单次金属插入；更复杂的算法开始时用较大的图案,然后依次用越来越小的图案填充。这种技术有个本质缺陷:没有考虑时序影响,特别是对关键时序网络的影响。因此,金属填充虽然有助于改善晶圆平整度,但代价是电路时序可能会受到影响。
因此与其采用可能会破坏电路时序的额外校正步骤,最好的方法还是采用正常布线器流程中的校正方法。分析工具在后台无缝工作,向布线器建议最佳填充策略,同时布线器执行以时序为主导的金属填充。分析工具还能以独立运用的方式单独验证设计是否存在平整度问题。这种方法能在保护设计时序的同时创建具有最佳平整度的设计。
3. 校正随机微粒缺陷引起的良率损失
随机微粒缺陷会在版图图案中形成无意的桥接或断路情形,从而破坏电路功能。对设计进行临界面积分析可以预测这些制造缺陷的概率。通过分析可以确定某一版图对随机微粒缺陷的敏感性,前提条件是假设在工艺中可能找到不同的缺陷尺寸。通过综合分析临界面积信息和不同缺陷尺寸下的缺陷密度数据,就可以计算出由随机微粒缺陷引起的预测良率损失。
但这些问题如何才能在设计中得到合理校正呢？减少临界面积的最常用方法是加宽互连线宽度,并在电路走线间留出更多的空间。这种方法必须保证不增加整个芯片的面积,将走线在设计的开放区域内扩散及加宽。如果空间允许,还可以采用过孔冗余方法在可能的地方进行双过孔处理。
同样,布线工具是执行上述关键良率优化步骤之所在。布线器能够理解走线分散、加宽和双过孔对时序和其它参数带来的影响,并能在临界面积基础上进行良率优化,同时保护保持时序和面积的完整性。
作者:Dan White
行销经理
Synopsys公司
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