过去,设计工程师常用计算器和草稿纸进行电路时序管理,或者借助于事件驱动时序仿真工具在无穷无尽的时序图中用仿真向量组去寻找深藏不露的各种问题。静态时序工具在不借助于仿真向量的条件下对所有的时序路径进行错误分析,它们能处理百万门级的设计,分析速度比时序仿真工具快几个数量级。本文将介绍应用于ASIC、FPGA和板级设计中的各种时序分析产品、工作原理、与动态仿真的差异。
Stephen
Dallas全球ASIC分部
德州仪器
sdean@。
静态时序分析技术的许多基本概念与动态仿真不同。首先,静态工具没有仿真周期之说,因此不存在按时间表发生的事件。静态工具通过路径计算延迟的总和,并比较相对于预定义时钟的延迟。它仅关注时序间的相对关系而不是评估逻辑功能。一旦静态工具列举出所有的逻辑一致的路径,它就会以电子数据表的方式定位非间隙性错误(negative slack errors),无需用向量去激活某个路径。而动态时序仿真却不能发现冲突,除非有一连串的向量集中显示这种特殊情况,另外,静态时序工具能自动引导用户首先解决最关键的问题。
静态时序工具可识别的时序故障数要比仿真多得多,包括:建立/保持和恢复/移除检查(包括反向建立/保持)；最小和最大跳变；时钟脉冲宽度和时钟畸变；门级时钟的瞬时脉冲检测；总线竞争与总线悬浮错误；不受约束的逻辑通道。另外,一些静态时序工具还能计算经过导通晶体管、传输门和双向锁存的延迟,并能自动对关键路径、约束性冲突、异步时钟域和某些瓶颈逻辑进行识别与分类。
时序分析工具种类很多。Synopsys公司的Primetime和Mentor Graphics公司的SST Velocity主要用于全芯片的IC设计。芯片上的PVT(工艺、电压、温度)参数、晶体管级分析和反向建立/保持的检查在时序分析中非常重要,例如:Innoveda公司的Blast工具主要用于FPGA和板级设计,它可支持单层和多层板结构,能链接板级交叉耦合分析,并从Chronology公司的Timing Designer Pro引入模型。Cadence公司的Envisia工具和Magma公司的Blast工具可提供具备综合与布板技术的全芯片时序分析功能,两家公司到目前为止尚未宣布独立的时序分析产品,但都重点提高在静态时序分析功能上的鲁棒性。Circuit Semantics公司可提供用于先进CMOS设计的多级时序分析工具。Ultima公司的Millennium工具和Silicon Metrics公司的Siliconsmart TSO工具能够提高芯片级静态时序工具的分析精度,它们都属于附属工具。
Chronology公司的Timing Designer Pro和Synapticad公司的Waveformer Pro都是具有嵌入式静态时序引擎的图形化波形编辑器,主要用于交互式建模与分析。
静态时序分析工具的基本概念
静态时序工具首先要接受用户输入,然后分析网表并将单元映射进目标库中。根据网表生成具有所有路径的列表,然后基于不同的设计准则进行剪辑。由存储单元或主要I/O引脚组成的每条路径都包含有一个起点和一个终点,需要注意的是双向锁存有可能当作门或起点/终点处理。
接下来,由延迟引擎计算单元和互连值,并结合SDF时序数据或SPEF寄生数据进行“版图设计后精度分析”,或利用静态线载模型进行“版图设计预评估”,这些寄生数据可以是由RC树(SPEF、DSPF、RSPF文件格式)细化或简化而来,然后,时序验证引擎计算相对于预定义时钟域的间隙与约束冲突,输出报表与多种可视工具可根据用户要求将结果分类。
为了支持目前最复杂的设计,现代静态时序工具提供了各种功能,首要要支持无约束的复杂时钟域,一般来说,这些时钟具有多频率、多相位和多波形的特点。
另外,由于门控时钟是低功率设计中的一种标准技术,因而确保恰当的时序波形边沿就非常重要,它可确保时钟门不产生崎变的边沿。与其它时钟没有明确关系的异步时钟设计却极具挑战性。SST Velocity工具能够自动识别异步时钟域并排除故障路径,以便正确分析其他的同步逻辑。
某些数字设计包含有多周期路径,其中过渡组合逻辑(intermediate combinational logic)采用多个时钟。必须向工具标明多周期路径,否则就会出现错误。与此类似,零周期路径可定义两个状态器件之间的潜在竞争路径条件；如果零周期路径是有意安排的,它必须明确定义以避免保持冲突。所有的静态时序工具必须支持重收敛扇出(reconvergent fanout),它能够确保对真实的组合最小/最大延迟传播值进行恰当的间隙分析(slack analysis)。模式分析功能允许用户定义端口或引脚上的常量值,有效地将分析限定于特定的工作模式。在全芯片分析中,这个功能对于隔离故障区域或者通过测试逻辑验证时序非常有用。
某些时序分析工具可以用测试仪器作兼容性检查,以便把器件测试仪的约束条件恰当地加入到分析准则中。片上的PVT变量与相关最小/最大值分析在芯片级设计中变得越来越重要,这些技术允许用户定义最坏情况下分析的下降因子(derating factor)或百分比,这样可以解决环境变化引起的晶体管抖动率(slew rate)的变化。
时序分析工具的使用
在实际设计流程中如何才能充分发挥静态时序分析工具的功能呢？使用方法会根据设计类别、所用的分类工具和许多其它因素的影响而出现很大差异,但我们可以给出典型流程中的通用方法。
用户必须定义需要使用的目标库、输入网表、设计说明与特例、模块级时序说明与特例。虽然能够增加额外的时序说明,但时序约束一般与逻辑综合中采用的时序约束类似。对于等待隔离和等待利用门级时序仿真工具验证的包含真实异步逻辑的设计,建议创建能经受验证检验的设计分割策略。
紧接着必须创建用于复杂单元的时序壳模型(timing shell model)如微处理器、存储器、模拟电路模块和定制逻辑,这些模型一般根据列于数据表的规格或其它分析形式用手工方式创建。时序壳模型也能自动提取以用于经过验证的同步模块设计。某些静态时序工具会创建自身的时序壳模型,或在交互波形建模过程中引入时序壳模型。
对于版图设计前的时序,可以利用统计线载模型(statistical wire-load model)与综合所用的模型进行相关后获得。版图设计后的分析要利用后端注释数据,而传统的后端注释采用SDF时序文件(每个PVT变量对应一个文件)。
另外,有时也直接引入寄生RC数据以便利用内部延迟引擎计算时序延迟,某些工具支持DCL与/或OLA,可以用ASIC代工工艺参数进行更精确的校正。要将DCL与/或OLA与后端注释RC数据结合起来以优化精度。当引入RC数据而非SDF文件时,只要单个文件就能支持所有的PVT变量。
许多时钟域可以自动识别,然而,用户必须定义每个时钟的频率、相位和波形,而导出时钟也要在设置中定义。SST Velocity能自动识别导致异步逻辑的异步时钟域和信号。在其它情况下,这些信号必须标识为故障路径,并与其它逻辑上不可能成立的路径一起从分析过程中清除出去。
典型情况下,用户会在综合后开始时序分析,需要注意的是静态时序分析嵌入所有的综合和时序驱动布局底层规划工具中。在综合迭代和早期版图设计过程中,用户一般选择标称模式分析,然后在版图设计后再切换到更彻底的最佳/最差情况分析。因此,为了使设计周期最小,这些工具应支持对最佳/最差情况的单通分析(single pass analysis)。时序分析一般从模块级开始向整个设计发展,无论设计是单个集成电路还是多系统板。
设计中的一些数据流路径需要特别关注,利用模式分析可以避免分析不必要的路径。这段分析时间内,内置的自测试逻辑必须关闭。在某些情况下,采用同步技术无法分析通过所选模块的数据流,因此需要动态时序仿真。如果隔离恰当的话,在仿真容限内就能很好地处理这些问题。随后生成的时序就能用来创建时序壳并集成回更高级的静态分析中。
可以用大量的输出结果对设计作出分析诊断。时序间隙报表(timing slack report)能快速确定故障区域,一般来说它还允许生成只包含受影响逻辑的原理图。受约束冲突是另一类输出结果,可以反映时钟抖动、多周期路径等。瓶颈分析可以识别许多冲突路径的公共逻辑,指导设计工程师对优先级最高的单元进行修改。
具备嵌入式时序分析功能的波形建模工具所采用的方法多种多样。一般情况下,用户很少依赖这一阶段的综合结果,而是采用人工方式定义设计、专用模块或复杂内核的时序关系。通常用户选择电路中最关键的路径用于波形建模,而不是穷举设计中的每个电路节点,在这种情况下,这些工具将帮助用户定义设计中的要求以及合法的约束,然后将结果输出到其它静态时序工具以进行穷举分析。
其它工具,如Millennium、Siliconsmart TSO或Celtic是静态时序分析的补充工具。Millennium可以接受详细的RC数据,在几小时内计算出几百万个RC单元的延迟,其SPICE精度在5%之内。该工具还能进行先进的独立于频率的信号斜率建模,借助图视功能进行全芯片时钟抖动分析,还可以对总线与并行/三态驱动器进行精确分析,以及自动对重要路径进行SPICE模型创建。它还能处理2D和3D网格(mesh)的互连拓扑,并支持完成分层和增量形式ECO。该工具最后还会输出可用于下游的静态时序分析的SDF和Synopsys设计约束文件。
Siliconsmart TS0是专用模型编译器集,符合正在形成的OLA标准,能使门级静态时序分析工具达到晶体管级的精度。Siliconsmart TS0能产生整个电路的动态专用的工作点路径延迟模型,并把他们链接到使用OLA建模接口的时序分析工具。这些路径延迟模型能够满足单元与互连建模间不断提高的非线性及复杂依赖关系。它不需要SDF文件,还可以在不降低精度的条件下,把寄生数据压缩几个数量级。该工具可以排除静态模型中常见的抖动延迟中15%至25%的错误,而且解决了IR降低和温度变化对时序的影响。
Celtic则重点处理后布局及噪声交叉耦合效应,因为它们百分之百地会影响实际时序延迟。该工具接受单元级网表,并耦合RC寄生、特征化噪声库和信号时序窗口及信号跳变的参数(可以从静态时序分析引入)。Celtic利用这些信息生成受损网络上峰值噪声的分类报表,并生成根据噪声调整过的SDF数据,该数据能回读到静态时序工具中。
要注意的其他事项
根据具体设计的需要,设计工程师可能留意到静态时序工具中的一些特殊功能。如前所述,异步时钟域的自动识别及异步路径消除功能可以较大地提高设计生产率。相似地,某些工具还支持对分频时钟、合并时钟、门控时钟和双向锁存的自动检测和分析。如果要处理较复杂的内核,并需要进行全芯片分析,那么内核建模功能就比较重要。可以采用标记(Stamp)建模格式(Synopsys公司Tap-In许可项目的一部分)创建针对内核与存储器的黑盒时序模型,或直接引用波形建模工具如Timing Designer Pro中的模型。大规模设计可很好地得益于自动黑盒时序模型的参数提取,它能为前面经过分析的设计模块创建外部视图。
高性能应用系统的设计人员应该进行独立于抖动的抖动计算,其中所传输的抖动是输入抖动的函数。“what-if”分析功能允许设计工程师快速研究“临时(on-the-fly)”变量,如:改变时钟频率和占空周期、改变节点或单元延迟或交换实例模型。如果设计通过了门、预充电单元或其它形式的非静态CMOS逻辑,那么就需要应用集成化晶体管级分析功能,这些功能包括:门级推断、故障路径消除、正确时钟传播和沟道连接晶体管的分组。
设计工程师还应注意静态时序工具中的其它几个结构特点。快速增量功能可加快全芯片测试的运行时间,并使设计变更时间由几小时级降到几秒。某些工具内部支持可用于管理时序数据的基于节点的结构,而不支持面向路径的数据结构。路径结构会随着设计规模呈指数变化,而基于节点的结构变化几乎是线性的。由于典型情况下基于节点的数据结构所需要的再计算非常少,所以增量及“what-if”功能将得到进一步增强。
Focus Table中的大多数产品都采用了可视化功能以方便数据的解释,包括用来突出问题区域的堆叠条状图、选定路径图生成、波形图生成和2D热图。为了减小设计周期并使先进的制造工艺保持校正精度,向ASIC供应商寻求OLA与DCL库接口的升级支持就越来越重要。
本文结论
由于半导体制造工艺尺寸的不断缩小并且需要适应极小的物理特性,时序分析工具也必须适应这一趋势。在150ns以下,交调噪声耦合将成为延迟方程式中不可避免的一部分。更不幸的是,由交叉耦合引起的实际延迟影响基本上是动态的,包含了时间跳变窗口、抖动和方向性效应。除了电容耦合外,由于网络靠得太近,还必须考虑感性耦合,这就需要增量电感提取功能、新的滤波与剪辑算法、以处理增量寄生数据的技术。
作者简介:
Stephen 是德州仪器公司Dallas全球ASIC分部的高级技术人员。现任VHDL International董事会成员,是系统级设计语言的主要发起人。
京公网安备 11011202001138号
