本文介绍了RDRAM内存应用设计中利用CTAB进行阻抗补偿的技术,通过理论分析,探讨了其在高速电路设计中的推广应用价值。作者结合具体的设计实现,详细给出了工程应用计算公式及设置方法,以及CTAB“电气延时”效应的补偿方法。
本文讨论的CTAB源于参考文献[1]、[2]中的两个不同定义:“Copper TAB”和“Compensation TAB”。前者是从物理形态的角度定义,后者是从电气功效的角度定义,并且都缩写为CTAB。实质上,把两者结合起来能更全面地理解CTAB,即CTAB是一种在电路板上直接覆铜而形成的电容,具有补偿信号走线的阻抗非连续性的作用。
在上面的参考文献中,CTAB的应用都与RDRAM内存的设计相关,最初的目的都是用于补偿内存插座寄生的电感,匹配高速信号的阻抗,修正信号的完整性。
阻抗匹配问题的产生
由于晶片的工艺不同,相对于SDRAM和DDR-SDRAM,RDRAM的工作频率要高很多。一般SDRAM的工作频率点为1336MHz和166MHz,DDR-SDRAM的工作参考频率点为1336MHz、1666MHz和200MHz,RDRAM的工作参考频率在400MHz或者533MHz。而且,这三种内存的信号电平也有区别,SDRAM的电平为LVTTL,DDR-SDRAM的电平是SSTL,而采用的是RAMBUS定义的RSL信号。RSL仅为800mV信号摆幅,采用电流模驱动方式,要求信号走线的阻抗严格控制在28Ω至40Ω之间。
根据上面的对比,在工作频率和信号上,RDRAM的技术要求都相对较高。在实际应用中,要求在下面两个方面必须保证:一是各信号走线的长度必须严格匹配,一般要求走线偏差控制在±10mil之内；二是信号走线的阻抗控制在指定值的一定偏差范围之内,比如26Ω～30Ω。第一个要求可以通过控制走线的长度来实现,而信号线的阻抗则很复杂,不容易解决。而且如果信号的源端、末端阻抗不匹配导致阻抗特性不连续,必然会产生过冲、振铃信号劣化现象,易造成信号的误判,内存的存储访问将很容易出错,也必然会导致相关的硬件系统出错,最终影响系统的稳定性。
为解决这个问题引入了CTAB,通过在RAMBUS连接器的上增加容性负载来平衡连接器的电感,达到阻抗匹配的目的。
CTAB阻抗补偿的理论分析
当RDRAM的工作参考频率为400MHz时,信号的上升沿、下降沿时间为0.6ns左右,相当于模拟信号的1.3GHz频率点；在工作参考频率为533MHz时,信号的上升沿、下降沿时间为0.5ns左右,相当于模拟信号的2GHz频率点。按照这种对应关系,信号应该属于传输线的范围之内,而不能用低频信号的分析方法来处理。
根据传输线的理论,RDRAM高频信号部分的走线可以构建如图1所示的模型。在图左侧,根据传输线的理论将传输线表示为无数个微分线段的等效电路串联而成,其中Zs是串联阻抗,Zp是并联阻抗。在图1的右侧是每个微分线段的等效电路,其中L是单位长度的串联电感,R是单位长度的串联电阻,G是单位长度的并联电导,C是单位长度的并联电容。且有如下关系成立:
在高频应用情况下,阻抗
一般情况下,连接器的寄生电感值较大,而寄生的电容值较小,所以特性阻抗大于印制板走线的特性阻抗,呈现图2中所示的阻抗分布。
根据公式(1),阻抗Z与信号通路中的等效L和等效C有固定的关系,要使连接器的阻抗Z’等于目标阻抗Z0,从理论上分析,可以通过减小L’或者增大C’来实现。但连接器的等效电感L’、等效电容C’是由连接器的物理形状和材质决定的,是一个既定值,无法改变。因此,在RAMBUS的设计中,是通过给连接器加上CTAB,增大等效电容值实现阻抗补偿。
经过补偿可以获得比较理想的阻抗特性。
CTAB扩展应用
CTAB虽然是在RDRAM设计中提出的一种阻抗调整方法,但是根据其原理可以扩大使用范围,广泛应用到高速电路设计中。
在硬件设计中,积木式模块化设计是一种趋势:一个产品可以按照功能划分为多个独立的功能子模块,约定好标准的接口,设计成多个硬件子模块,最后通过连接器组成一个系统。因此,信号不可避免地经过连接器,根据前一小节的分析,必然会存在阻抗不连续而导致信号劣化的问题。在电路设计中,信号完整性是一个必须注意的问题。在高速电路设计中,在这方面尤其需要花更多的精力以保证信号的完整性,使设计的产品更加稳定可靠。
而另一方面,硬件设计中信号的工作频率越来越高,从100MHz渐次发展到1GHz,甚至更高。在这些频率点的设计应当都视为高频设计,信号线最好按照传输线的技术要求来慎重对待,尤其是在信号线的走线长度超过了传输线的临界长度时(信号从始端传输到末端,反射再返回到始端时间等于信号上升时间,这种情况下的线长为临界长度)。表1中给出了一些频率点对应的临界长度。
从表中给出的数据来看,在很多情况下信号走线的长度超过了临界长度。比如高速背板设计的产品,具有幅度小、频率高和信号传输距离长的特点,且一般都至少两次经过连接器。在这些情况下,硬件设计中使用的连接器的阻抗特性必须加以补偿,否则整个走线中会存在两次阻抗跃变,最终由于阻抗不匹配而产生反射、振铃,劣化信号质量。例如,在一般的背板设计中所使用的连接器大多数是标准的2mm连接器,其实物剖视图如图3所示。从图中可以看出连接器最长的引针比最短的引针要长很多,实际上在长度上最短的引针约长14mm,最长的引针约长23mm。如果连接器的特性阻抗与设计的目标阻抗不一致,则最好在设计时加以补偿。
阻抗补偿的实现
1. 计算CTAB的铜皮面积
TAB的设置示意图。">
如果信号走线需要控制的目标阻抗为Z0,则可以根据公式:
推算出需要补偿的CTAB值。其中:
?0为特征阻抗值；
??为信号引针的串联电感值；
C?为信号引针的并联电容值。
当CTAB的容值确定之后,需要根据印制板的工艺结构,确定出CTAB的铜皮面积。
CTAB的设置可以分为图4中的两种情况,即
a. CTAB设置在印制板的表层或者底层,且相邻层为大面积的电源层或者地平面层。在这种情况下,CTAB的容值与有效敷设面积之间的关系是:
其中各符号及度量单位定义如下:
A—CTAB的有效敷设面积,度量单位为平方英寸；
h—CTAB薄片电容与相邻层之间的距离,度量单位为英寸；
ε r—CTAB薄片电容与相邻层之间填充的绝缘介质的介电常数；
CTAB —CTAB薄片电容的容值,单位为皮法(pF)。
b. CTAB设置在印制板的内层,且相邻的两层都是大面积的电源层或者地平面层。
在这种情况下,CTAB的容值与有效敷设面积之间的关系大致可以表示为:
其中各符号及度量单位定义如下:
A—CTAB的有效敷设面积,度量单位为平方英寸；
h1、h2—CTAB薄片电容与相邻层之间的距离,度量单位为英寸；
ε r1、ε r2—CTAB薄片电容与相邻层之间填充的绝缘介质的介电常数；
CTAB—CTAB薄片电容的容值,度量单位为皮法(pF)；
根据CTAB的设置要求,可以由上面两个公式反向推导,求出实际需要敷设的铜箔面积A。
2. CTAB电容的设置
一个信号上的CTAB可以在印制板的某一层上单独实现,也可以分布在多个层面上组合实现。图5中给出了CTAB的几种实现方法的实际组合示例。其中图A的CTAB在顶层敷设铜箔实现,图B的CTAB在底层敷设铜箔实现,这两种都属于在某一层上单独实现的示例；而在图C中,CTAB在顶层和底层都敷设了铜箔,实现了两个薄片电容,并由这两个薄片电容并联组合成所需要的CTAB。
在实际应用的过程中,除了在顶层、底层可以设置CTAB之外,还可以在中间信号层上设置,但该信号层的相邻两层必须是大面积的电源层或者地平面层,否则其电气特性分析过于复杂,不方便实现。
负面效应及其补偿方法
CTAB在匹配了阻抗的同时也具有一定的负面效应,即产生信号延迟。根据传输线理论,存在如下关系:
传输线上的串联电感和并联电容越大,信号的传输速度就越低,即传输时间越长。
假设信号通过一个连接器,该连接器引针的长度为???,固有串联电感为?,则添加了CTAB之后电气延时由如下关系式给出:
在信号走线中增加CTAB,增大了并联电容,最终必然降低信号的传输速度,造成了一种延时,称作“电气延时”以区别于“走线延时”。因此在设计的时候,相应地也需要把这个因素考虑进去,以保证信号群同时到达末端。即在其它信号线上增加走线长度,通过“走线延时”来匹配“电气延时”。
在我们的一个产品设计过程中,起初对处理器的RDRAM内存连接器未进行阻抗补偿,在长期运行的过程中发现偶尔会出现内存读写出错的情况。经过对内存插座实际采样信号进行分析,发现信号的过冲稍大。在参考RDRAM给出的经验值,并按照实际的材料参数修正后对设计进行优化,加入CTAB进行阻抗补偿匹配之后,信号质量有所提高,并最终解决了产品长期运行的稳定性问题。
本文小结
根据本文中进行的简单理论分析,以及在实际应用中的效果比对,我们认为CTAB是高速电路设计中一种很好的阻抗补偿方法,能够改善设计的信号完整性,在未来的硬件电路设计中将会得到广泛的应用。
参考文献:
[1] Intel 860 Chipset Memory Expansion Card(MEC)Design Guide；
URL:
[2]1066+ MHz Physical Design for 16 & 32bit RDRAM Motherboard,Jeff Kaskey,
URL:
[3]信号完整性基础知识,张士贤,中兴通讯
作者:周广水
系统工程师
何宁
蔡键龙
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