基于模块设计的团队工作流程

时序收敛是系统级芯片(SoC)设计中最常见也是最难解决的问题。随着设计的日趋复杂,传统的基于单元的自下而上的设计方法已经不能满足市场快速反映的要求。本文将介绍基于模块的设计流程,并介绍如何采用IC Wizard、PrimeTime等相关设计工具来解决时序收敛,加快设计进度。

随着宽带通信市场的发展,IC设计商必须快速推出具有经济效益的系统级芯片(SoC),从而面临很大压力。在这种环境下,设计商不能再容忍时序收敛或芯片封装产生的时间拖延。因此,意法微电子公司家电和微控制器部的用户宽带(CBB)分部等设计部门正在探索基于模块的设计方法。基于模块设计的核心是自动的、基于模块的底层规划工具,这种工具能同现有的基于单元的工具协同使用,可在时序和面积优化的同时为设计工程师提供不断改进的物理设计数据来获得可预测的设计收敛。

CBB设计分部设计用于机顶盒以及电缆、卫星和地面通信的SoC。绝大多数设计采用了专门的32位处理器内核和通用的模块以及为特定应用而设计的专用功能,用0.18微米工艺制造。此外,这些设计还包含了多个模拟模块,如模数和数模转换器、锁相环以及20到30个不同类型和大小的存储模块。最终形成2百万门的球栅阵列IC,其工作频率通常在100MHz到200MHz之间,大约有350个信号I/O管脚。

为完成这种复杂度的设计,CBB设计小组把每个SoC都当成一组模块来进行处理,这些模块一般为15到20个,具体数目因不同设计而异。这些模块中约有一半是软宏(soft macro),另外一些则是硬IP(hard intellectual property),其中包括从外部IP供应商所购买的一些标准功能模块,如PCI和以太网功能模块等。

设计环境

在当今竞争激烈的市场环境下,大型的设计可能会由于其成本昂贵而无法在竞争中胜出。因此,对于复杂SoC而言,能否准确预测设计规模是能否实现获利的关键。过去,时序收敛问题以及由此产生的芯片组装时延是整个设计时延的主要因素。最近CBB设计部门采用了基于模块的设计方法,同以往主要依赖于手动的、由下而上的设计方法相比,这种基于模块的设计方法使得时延问题得到极大改善。基于模块的设计方法采用模块作为基本设计单元,自动实现芯片的物理设计。在基于模块的设计流程中,设计工程师处理由上千个单元构成的模块而不再是单个的单元,这样就为复杂的几百万门级SoC设计的处理提供了更高级抽象,而这种抽象对于数百万门级的复杂SoC设计来说是必要的。

在此方法中,设计工程师采用基于模块的设计工具,这些工具能够自动进行顶层设计规划并能同现有的基于单元的模块实现工具进行交互设计,有助于保证顶层时序和面积设计目标。

CBB设计部门采用来自多家EDA供应商的多种设计工具,其中包括Aristo、Synopsys、Cadence和Mentor Graphics等公司(见图1)。Aristo公司的IC Wizard执行设计规划,其功能类似“集线器”,将物理预算分解到底层规划、I/O环定义以及管脚优化。设计工程师也采用IC Wizard来处理后期的由下而上组装时产生的底层规划工程变更次序(ECO)。底层规划信息通过TCL命令沿着网表由IC Wizard传递到Synopsys公司的Chip Architect。CBB采用Chip Architect进行时序预算,采用Synopsys的PrimeTime工具作最终的时序验证。Chip Architect也用于获得模块实现的综合约束条件, Synopsys公司的Physical Compiler用于模块层上的时序收敛设计。最后, Synopsys的Flexroute工具用于顶层通道布线,而Cadence的Ctgen用于高扇出网络和时钟树综合, Cadence公司的Wroute工具用于模块层上的详细布线,而Mentor Graphics公司的Calibre工具用于模块层上的设计规则检测。由于CBB的设计方法是希望在使用Ctgen和Wroute工具之前的布局过程中就开始时序收敛处理,因而这些布局后使用到的工具能够独立实现特定任务。Aristo、Synopsys和Cadence的设计工具通过Verilog格式的网表、TCL脚本和LEF/DEF进行数据交换,LEF/DEF在实际中已被证明是非常有效的数据交换方法。

由上而下的基于模块的设计方法能够更深入了解新器件的时序和面积情况。从以下叙述中也可看出由上而下设计方法的优点所在:第一,它能尽可能早地处理时序要求；第二,快速底层规划系统能够处理最后芯片组装过程中发生的改变。CBB设计部门已经能够采用基于模块的设计方法来大大缩短从签收到出带之间的时间,这是以前设计方法不可能实现的。在早期的基于单元的设计流程中,设计工程师由下而上建立独立的子系统或模块,然后再处理这些子系统集成时产生的问题。而现在,复杂IC的设计过程必须首先完成顶层设计。

自动化工具提高设计速度

由于采用了“分而治之”方法,基于模块的设计方法使得设计工程师能够并行处理一个设计的不同部分。多年以来,CBB设计工程师通过手动分而治之的方法实现了复杂IC设计。但是,这些手动方法会在开发过程后期产生时延。特别是当所有的块都结合到顶层设计中时,绝大部分时延产生在芯片集成阶段。在此集成过程中,设计工程师通常会发现模块组合后的实际尺寸超过了最初底层规划时所分配的尺寸,从而导致设计必须进行重大修改,而设计工程师为使顶层设计达到规格要求必须进行多次的此类反复设计,从而导致更多的时延。

同由下而上的方法不同,基于模块的设计方法依赖于如IC Wizard的SoC基础工具来实现顶层设计任务自动化和自动修改。这种基于工具的设计流程使得顶层芯片设计和构成整个IC的单个模块的并行开发成为可能。

为解决早期的手动操作产生的问题,CBB设计工程师采用了一种基于模块的设计方法,这种设计方法在单个设计流程中结合了多种基于模块的和基于单元的自动化工具。这样,设计工程师可以在开发过程中进行高度的并行设计,同时还能够保证预期设计的收敛性。

通过定义好各模块的时序和面积预算后,设计小组成员即对每个模块进行独立开发。在设计小组完成了正确的顶层划分后,前端和后端设计工程师就可对模块进行并行处理,这在以往的扁平设计中是不可能的。

此外,当设计工程师改进单个模块时,改进结果能传到顶层设计中。必要时任何顶层的结果都可传递到其他模块上。甚至,设计工程师还可以有选择地强制进行顶层时序或物理预算,并要求各模块符合其所分配的时序和物理预算,从而使各模块不受任何外部设计影响。

分而治之的方法也有可能导致最终的设计不能达到所期望的优化尺寸。另外,即使平铺设计方法最终能得到更为紧凑的设计结果,但这是以牺牲时间和预测准确性为代价的,而且,即使现有的基于单元的设计工具能够处理当今几百万门的电路设计,扁平设计方法并不能适应于当今设计的复杂度。实际上,当今的SoC设计已经超越了现有的基于单元的物理设计工具的功能范围。下一代的SoC设计需要基于模块的设计工具。

基于模块设计除了具有的逻辑优势外,基于模块的设计工具还可使前端和后端设计工程师能更有效地开展设计工作。借助于IC Wizard和Chip Architect,CBB设计工程师只需进行最小的改动就可利用现有的工作流程。但是,任务划分有所不同,在CBB设计流程中,前端设计工程师完成绝大部分的时序收敛工作。

在过去,后端设计工程师进行时序收敛处理,但他们缺乏对本设计的足够认识,不能高效地解决这些关键的时序问题。现在,将该任务提前,由前端设计工程师处理。在新的CBB设计流程中,后端设计工程师编写脚本程序来自动处理基于顶层设计的模块布局和时序收敛问题。而且,后端设计工程师无需执行那些脚本程序,而只需要将这些脚本传到前端逻辑设计工程师即可。

设计流程

对前端逻辑设计工程师而言,这种处理方式类似于近按钮(near push-button)方法来合并物理设计数据。从事顶层设计的物理设计工程师会提供时序约束条件、模块物理性质以及管脚位置等数据,前端设计工程师根据这些数据值开始分析,这种分析会自动进行验证时序收敛所需的计算。分析后期,前端设计工程师接收描述设计中潜在问题的时序报告,报告时间要早于以往的由下至上的设计流程。因此,前端设计工程师能够反复设计并提高单个模块和顶层设计的设计并行性,从而能够确定一个问题所造成的全部影响。

同由下而上的设计方法不同,在设计中采用底层规划作为设计流程的设计核心部分。CBB设计工程师使用IC Wizard进行底层规划和物理预算处理流程,采用Chip Architect执行时序预算处理(见图2)。

设计的第一步是一种原型生成步骤, 在生成顶层初始网表后即可开始此步骤。在模块开发之前,设计工程师只需开发用于集成的网表,即用于模块之间的连接。在此步骤中,设计工程师并不关注内部模块的实现细节。相反,他们主要致力于解决与连接相关模块之间的问题,诸如管脚数目,总线连通性及I/O等属于器件结构并会影响到IC性能的顶层问题。设计工程师根据这些顶层规范,通过检测由IC Wizard产生的一组方案来确定出最优的底层规划(见图3)。IC Wizard能够基于设计工程师规定的约束条件和加权判别准则自动创建出一组可供用户选择的底层规划方案,方案数目由用户指定。此步骤也实现管脚优化并给出电源栅格定义。此步完成后就可得到模块层实现的物理边界约束条件,这些边界条件是全局边界条件的一部分,与时序约束条件一起用于模块的综合与实现。

第二步在Chip Architect工具内完成,设计工程师在这一步处理每个模块的时序预算。他们根据每个模块的规范建立一个“黑盒”时序模型。此模型非常关键,因为它允许设计工程师进行顶层的反复设计并且可为每个模块创建改进的时序预算来满足顶层设计要求。在此阶段,设计工程师必须提供足够的细节来规定每个模块管脚之间的目标时序关系,必须给出足够的有关每个模块内部时钟和信号I/O信息以在顶层建立起一个初始的时序模式。通过每个模块的时序模型,设计工程师能确定一个电路是否符合全局时序要求。一般而言,一个设计不会一开始就满足顶层时序要求,所以必须进行必要的反复设计以便于在模块实现开始前细化每个模块的具体时序预算。一旦细化工作完成,就可得出用于模块综合的边界时序约束。

第三步是改进顶层布线和在模块实现的同时解决顶层的信号完整性问题。此外,设计工程师还要开始考虑前两步中不需涉及的电源问题,其中包括模拟模块和I/O问题。同时,模块层的实现也在此步进行,通过采用物理综合方法来确保模块层的时序收敛。由于前两步执行了顶层设计工作,此步顶层设计和单个模块实现之间同步进行。CBB发现与其他设计方法相比,此步骤节约了大量的设计时间。

第四步用模块的实际尺寸来修改顶层描述,这一步需用IC Wizard处理需要2至3个小时。IC Wizard的自动底层规划能力能够快速解决模块层的微小改变。当设计工程师改进其模块设计时,对于单个模块的尺寸可能会扩大或缩小。因此,在这一步中必须连续地根据模块实际情况来更新顶层设计。相反,顶层设计的变化也必须相应地调整每个模块的设计。这一步是CBB设计工程师经常执行的工作,改进方式取决于所做改变的数量和程度。如果只是有较小的改变,设计工程师会等改变稳定后再一次性对顶层设计进行修改。但如果改变较大,设计工程师会及时地修改顶层的规划,因此而需改动的模块也会尽早得到改进。

在最终的时序收敛验证阶段,CBB设计工程师发现了由于连续改进而产生的细小问题。理论上,设计流程过程中的问题不会扩大,因为CBB的设计方法是遵循以上描述的、确定的预算方法。但实际上,由于CBB设计流程中采用了不同的设计工具从而导致设计结果会有细小差别,这就要求进行一定的结果修正。但是任何所需的结果修正实际上都只是局部的,如某根导线的电容比预期的稍高一点。在过去,由于设计工程师在设计后期可能发现一些影响到多个模块和使整个设计超出要求的重大问题,使得最后一步经常成为很困难的一步。但现在不同了,由于基于模块的设计方法能够连续不断地改进设计结果,设计后期不会再出现较大的问题。

CBB SoC设计工程师发现在设计周期中,由上而下的基于模块的设计方法简化了局部改变的实现,因为这种改变受到了上层限制使改变控制在模块内、并且不会影响邻近模块的限制。在最终的芯片集成阶段, 不再需要设计反复。

CBB设计工程师不再需要为时序反复设计了,只需进行一次就可调整好物理设计结果。不再进行反复设计是因为在进行初始数据处理的设计规划阶段,设计工程师采用IC Wizard使设计出模块得到验证和修改。一般而言,在建立起第一个合理的底层规划后(此过程花费时间不到一个星期),设计工程师可以在几个小时内实现更进一步的修改。

现在来看,模块实现和芯片集成的总的设计周期不到两个月。由于前端和后端设计并行进行,我们可预计在功能验证后的大约两个星期内就可出带。同以往的设计方法相比,芯片集成时间缩短了一半。

同扁平设计方法相比,基于模块的设计方法具有很大优点。第一,基于模块的设计方法在设计实现中引入了最大程度的并行设计,使得顶层设计和单个模块设计能同时进行；第二,这种方法为前端设计提供了更多的物理数据,使得设计的时序收敛更加具有预测性；最后,这种方法使得设计工程师更容易进行设计复用,这种复用既包括内部的设计模块也包括外部的IP。对CBB而言,基于模块的设计满足了提高市场响应速度同时降低成本的要求。

作者:Francois Remond

设计支持经理

意法微电子公司

mmaisen@