今天,随着我们跨越0.1微米工艺的门槛,因工艺尺寸日益缩小而引起的挑战正在改变电子设计自动化(EDA)工业的目标。时序收敛依然是一个关键问题,因为工艺技术的每次进步都会带来新的问题。此外,曾经是系统级设计师面临的架构问题现在必须在芯片级设计中解决。本文将讨论芯片级架构问题的重要性,并说明在数百万门纳米级SoC设计中采用物理分层方法的迫切性。
在0.25微米及以上工艺阶段,芯片只是大系统和子系统的组成元件。芯片设计师无需考虑架构问题。随着深亚微米和纳米级工艺的出现,将整个系统集成到单个芯片上成为可能。这意味着芯片设计师现在必须考虑架构问题。据国际商业策略公司的研究表明,在0.35微米阶段,架构设计在整个芯片设计工作中所占的比重不足2%,但在90纳米阶段,架构设计所占的比重将上升到26%。
下面的例子是芯片设计师目前所面临的架构问题之一。事实上,所有SoC设计都具有密集的总线架构,这能导致大量的走线拥塞,使芯片无法布线。在架构设计中就考虑物理实现则能极大地减少走线拥塞和整个裸片面积。图1通过对比说明了这种情形。在左图中,靠近芯片中心有一个高度互连的“星形”模块。因为数百个信号要会聚到星形模块,所以这样的设计规划将导致大规模的走线拥塞。在右图中增加了一个总线桥,它能有效地将芯片划分成上、下总线域。从图示的连线可以看出拥塞状况得到明显缓解,这有助于实现更小的裸片面积。
物理分层
利用90nm工艺,我们可以把1亿个晶体管集成在单个芯片上。为此,我们需要采用物理分层技术来处理这种规模和复杂度的芯片。在分层设计流程中,设计小组首先确定有关时序、面积和功耗的芯片级约束条件,然后将它们映射成模块级约束,并据此来实现模块。最后,采用传统工具和流程在每个物理模块取得时序收敛。不过,顶层的时序收敛是无法用传统方式来实现的,这是因为模块级约束与全实现模块的实际参数之间不可避免地存在差异,而且这些差异只有等到完成模块设计后才能获知。多个模块的差异可以导致无法解决的芯片级冲突。因此,分层SoC设计需要采用新的工具和方法来获得芯片级时序收敛。
渐进式收敛
渐进式收敛(Progressive Refinement)设计方法能够使芯片设计小组在完成芯片设计之前快速地获得有关最终物理实现的时序、功耗和面积参数的准确反馈。这种设计方法有许多关键要点。首先,物理设计必须与架构和逻辑设计同时开始。这与传统设计流程有很大不同,后者是按照架构设计、逻辑设计和物理设计的先后顺序来设计芯片的。
其次,架构和逻辑设计师必须接受物理设计小组的反馈,并利用这些信息来优化物理实现的设计。渐进式收敛的一项关键好处在于设计师几乎可以立即得到物理信息,所以能通过调整架构或逻辑设计来解决某些灾难性问题,而这些问题在物理实现期间是不可能解决的。
最后,渐进式收敛是逐步增强的。这个过程在最初的芯片级设计规划阶段就已开始。在那时,对模块面积、时序和功耗的估测可能不是非常准确,但最初规划可以作为一个基准来衡量整个芯片的设计进度。随着获得的模块信息越来越精确,芯片级规划可以逐步升级,并进行任何必要的调整。
因为渐进式收敛设计方法根本不同于传统设计流程,所以需要采用新的技术和工具才能提供上述的诸多益处。其中,最重要的就是硅虚拟原型工具。
硅虚拟原型
硅虚拟原型(SVP)是最终芯片的精确模型,它能提供有关时序、功耗和裸片尺寸的信息,而且它是在完成设计之前构造的。为了成为有用的工具,SVP必须在架构和逻辑设计结束之前提供给设计师。SVP工具需要使用两种关键技术,即分层设计规划和硅性能评估。
最初的设计规划必须在非常早的设计阶段(如架构和逻辑设计期间)就建立。为了满足这项要求,分层设计规划器必须提供以下自动化功能,包括模块布局和成形、自顶而下的约束预算、端口布局和优化、电源网络构建、全局布线和分层管理等。
精确的硅性能评估需要一些额外的功能,包括静态时序分析、物理综合、单元布局、电源网络构建和分析、时钟树综合、寄生抽取和全局布线等。
芯片级设计收敛
如前所述,分层SoC设计的最大挑战之一是在完成所有的模块后如何实现芯片级的时序收敛。SVP工具能够采用以下方式使芯片级时序收敛变得更容易。
分层设计规划器与硅性能评估器之间的紧密集成使二者可以即时沟通在任何层次的所有设计变化。设计规划器将模块级约束传递给评估器,然后,评估器利用这些约束条件来驱动模块级原型的构建。一旦模块的原型创建完毕后,设计规划器将使用有关该模块时序、功耗和面积的新参数来升级芯片级规划。然后,设计规划器将逐步分析新信息对顶层及其它任何模块的影响。设计规划器将自动调整模块的布局和全局布线,并重新分配功耗和时序余量。设计小组能够迅速识别出由新模块信息导致的问题,并采用适当的步骤来解决这些问题。
紧密集成的SVP工具还能够实现IR下降分析和分层时序优化等功能。全局电源网络的任何变化都能够被立即通知给所有模块,因此每个模块可以在内部重新分析IR下降问题。由包含在不同模块内的单元组成的时序路径会跨越多个层边界线,而SVP工具无需分别对各个模块进行优化就可以对那些时序路径进行优化。即时沟通、连续监视和分析以及逐步调整等特性的组合使设计小组能够按可预测的步骤迈向芯片级时序收敛。
结论
在90纳米及以下工艺阶段,采用SVP工具的渐进式收敛方法是实现百万门SoC设计必不可少的条件。它的确需要改变设计方法学,例如其物理设计是与架构和逻辑设计同时开始的。不过,这种方法使设计师能够控制SoC器件的尺寸和复杂度,并为设计师提供了通向芯片级时序收敛的可预测性路径,这些好处是如此有吸引力以至于使它们的价值远远超过为改变设计方法学而付出的代价。
作者:Dave Reed
行销副总裁
Monterey设计系统公司
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