在器件从90nm工艺节点向更高密度工艺发展的道路上,同时支持1T和6T存储器的新一代存储器编译器与测试和可制造性工具及高质量存储器的紧密链接,可使架构师充分地利用数十亿的晶体管规模,从而续写摩尔定律。
Gordon Moore在1965年就曾预言集成电路规模每年将翻一倍,他还预言1975年会出现内含65,000个元件的单芯片器件。现在,移动设备存储卡所用的每个芯片包含的晶体管数量已接近100亿个。
虽然对用户来说运算功耗成本一直在按摩尔定律下降,但制造商的成本却是相反的趋势。设计世界一流的系统级芯片(SoC)器件的实际成本在每次工艺升级时都会翻倍上涨。新器件复杂性的提高是成本上升的主要原因。新的SoC器件得益于先进的制造工艺、新的CPU架构、过采样模拟元件和高密度的内部存储器。
几乎没有公司能够在具有竞争力的SoC产品所需的设计、测试和制造各个领域创建和保持全球领先技术。即使有公司拥有所有这些技术,它也很难协调所有这些独立活动之间的关系以满足紧迫的产品上市要求,而满足紧迫的产品上市要求就是市场成败的关键。
就像以前的许多其它市场那样,应对复杂性日益提高的解决方案是价值链的高度专业化和分散化。当今的成功企业都专注于他们做得最好的领域,如数字设计、工艺集成、EDA工具或制造,而所需的剩余部分则采用由第三方供应商提供的最佳产品和服务。
复杂性和功耗
对SoC架构师来说,复杂性和成本并不是唯一需要考虑的因素。目前从以PC为中心的半导体产业向以消费类产品为中心的产业变迁是另外一个明显的市场趋势。对包括存储器在内的许多半导体元件来说,手机类产品已经成为这些半导体器件的主要使用者。
手持产品和其它移动产品倾向于使用电池而不是墙上的电源插座,因此电池寿命和功耗逐渐成为主要的设计焦点,并迅速替代速度成为人们追求的另一目标。
由摩尔定律驱动的集成有助于功耗问题的解决。通常采用新的工艺可以容纳二倍数量的元件,而且与前一代工艺相比,由于供电电压的降低,这些元件所需的功耗可以下降一半以上。但随着90nm工艺时代的到来,供电电压的线性下降趋于停止。未来的65nm及以下工艺也不可能再恢复供电电压的线性下降趋势。
因此在仍有大约二倍的元件数量、但每个元件的功率只有少量降低的情况下,整个芯片功耗肯定会上升,自然也就无法延长最终产品的电池工作时间了。这显然是个坏消息,但还有比这更糟糕的事。
集成电路的待机功耗一直是个大问题。待机功耗推动业界从双极电路向NMOS、并随之快速向CMOS转变。从2微米直到0.13微米工艺期间,静态CMOS电路的待机功耗都非常小乃至于可忽略不计。但事实上,即使是很小的数字,如果增长迅速,也会很快变成大数字。CMOS晶体管中的待机电流在不同的工艺之间可能会增加6到10倍。在0.13微米工艺时代,随着基于电池的移动产品的爆炸性增长,待机功耗问题越来越突出。
工艺升级不仅减小了晶体管和走线的长度和宽度,也减小了它们的厚度。90nm工艺时的栅极氧化层厚度可以薄至2nm。在栅极和基底之间只有少量几层二氧化硅分子层,因此除了栅极感应的亚门限漏电流外,栅极氧化层沟道漏电流也成为关键问题。由于存储器所占的集成电路面积随着工艺升级变得越来越大,存储器中的漏电流正成为许多90nm以下集成电路的待机功耗的主导成分。
一个采用90nm工艺的典型六晶体管(6T)SRAM所具有的待机漏电流约为1mA/Mb。如果采用低功率(LP)工艺和专门的低功率设计技术,这一数字会有显著的改善。针对待机功率优化过的6T SRAM可以将待机电流降低到约15uA/Mb。如果采用诸如减小Vdd、背后偏置或其它额外技术还可以进一步减小这一数值。
SoC架构师的需求和存储器IP
产业的发展正迫使SoC架构师向两个主要方向发展:
1. 采用经过验证的第三方IP来保证复杂设计的功能正确性；
2. 将功耗的优先级提到性能甚至成本前面来。
这些压力自然会导致第三方IP供应商(如存储器IP供应商)提供能够满足新市场需求的产品。嵌入式存储器供应商的SoC架构师的需求如下:
1. 高密度存储器；
2. 特低功率存储器；
3. 进行设计折衷的存储器编译器；
4. 可修复的存储器；
5. ECC支持；
6. 内置自检和修复。
某些特定的应用场合需要使用1Mb以上的大型内部存储器模块。对于这种规模的存储器而言,传统的六晶体管设计需要占用非常大的面积,在新工艺中通常会造成显著的漏电流。在90nm工艺时好的SRAM存储器单元需要占1到1.2um2得面积。
解决这一问题的方法是使用高密度存储器。极具竞争力的1T-MiM存储单元要比相当的6T单元小4到6倍。即使1T存储单元的动态特性需要额外的开销,1T-MiM存储单元面积也要小2.4到4倍,从而通过限制潜在的泄漏晶体管栅极氧化层和扩散层面积有效地改善待机功耗。
许多SoC设计要用到大量的存储器,但那些存储器被分布在许多小型模块间。对于标准尺寸的嵌入式存储器而言,6T SRAM仍然是目前能在可制造性、性能、面积消耗和可靠性之间取得最佳平衡的产品。SRAM要求的主要变化来自于产业向电池供电移动应用的转移。90nm以下工艺的SRAM不再针对密度或性能进行优化,它们必须为低功耗进行优化,特别是要限制由漏电流引起的待机电流。
总之,随着集成电路设计变得越来越复杂,成本也在不断提高。一个采用先进的90nm技术设计的2,000万门SoC成本大约为2,500万美元,需要140位硬件设计师和170位软件设计师。即使有了这些大型团队,设计周期也是相同的,或比前几代有所减少。上市时间将成为市场表现的主要差异,将直接关系到产品的利润空间。
为了能够在相同或更短的时间内设计出更复杂的集成电路,并达到性能、功耗和成本等设计目标,当今的设计师需要依靠专业的第三方知识产权解决方案。在嵌入式存储器领域,业界趋势是推进在大型存储器模块中使用高可靠高密度1T存储器,同时在传统的6T存储器设计中更专注低功耗问题。
新一代存储器编译器
SoC架构师在定义目标集成电路时,需要评估和比较许多潜在配置。可以用优秀的现成EDA工具定义不同抽象层次的逻辑。为了正确评估包括存储器在内的整个系统性能,架构师需要知道不同配置下的存储器行为内容。这一问题的解决方案对1T高密度存储器和传统的6T SRAM存储器来说都是一样的,即用存储器编译器为上千种不同的存储器配置提供精确的面积、性能、时序和功耗评估。
新一代存储器编译器增加了以往只用于定制存储器配置的功能。基于激光-熔丝的修复、内部误码检测和纠正(ECC)、同时支持1T和6T存储器阵列等就是存储器编译器带来的一些功能例子。
存储器编译器不再是单独工作了,因为随着存储器模块复杂性的提高,这些模块的测试需求也相应有了提高。像基于激光-熔丝的修复或ECC这种可能会限制内部节点的可观察性和可控制性的功能是现代嵌入式存储器可测试性的主要部分。在为全局SoC定义测试策略时,内置自测(BIST)将成为嵌入式存储器测试的标准技术。
以前的ECC是在存储器内部实现的,因此无法从存储器外部直接访问ECC检验位。设计师通过BIST控制器只能看到误码检测和纠正过程后的结果,成的误码位图无法提供物理故障的精确图片。用户也不能确定真正的误码发生在数据位还是检验位。另外,ECC将在设计师不知道故障类型或行为的情况下修复永久或随机的单个位故障。
随着SoC设计复杂度的提高,这些集成电路的价值也在与日俱增。达到最佳的良品率优化变得越来越重要。为了获得良品率分析所需的测试信息,必须配置BIST控制器,并使之与存储器编译器一起工作。必须将面向完全存储器阵列可视性的修复策略、列扰码或ECC直通模式等细节从存储器编译器传达给BIST编译器,从而使存储器模块能在最终SoC设计中得到有效完整的测试。
供稿:Emerging Memory Technologies公司
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