ASIC制造商为了满足中小批量应用对中等逻辑密度的需要,已经开发了一种称为结构化ASIC的定制逻辑器件。针对需要比FPGA更高的逻辑密度、更低的器件售价和更小的功耗而批量达不到标准单元ASIC要求的中等规模ASIC应用,混合结构ASIC以中小批量、可承受的设计周期成本和低售价器件为IC设计公司提供先进的CMOS技术。
许多电子应用的种类繁多、批量不大且成本低。对于这些应用如果需要定制IC设计,问题会更糟糕。许多军事、工业、医疗和汽车应用与大批量生产的消费电子或计算机应用不同,它们完全达不到ASIC制造商为了实现强制节约成本而要求的硅片用量,然而,对削减成本的压力丝毫未减,因为硅片的用量偏低。
大多ASIC都受到低成本压力和独特市场需求的共同驱动。中等逻辑密度、低功耗或小占位空间的应用常常别无选择,只有采用先进的标准单元ASIC技术来将功耗降低到最小或满足成本目标。
不幸的是,先进的ASIC技术已经越来越不实际且让设计小批量系统的公司难以承受高昂的成本。高度复杂的标准单元ASIC的总设计成本包括工具成本和工程劳力的成本,现在的开发价格标签高达数百万美元甚至更多。通常的替代方案是采用不太复杂的现场可编程门阵列(FPGA),可是,每一片FPGA的价格高达几百乃至几千美元,同样不切实际。
然而,ASIC制造商为了满足中等范围应用的需要,已经开发了一种相对新型的、称为结构化ASIC的逻辑器件。结构化ASIC是新一代门阵列,它针对降低标准单元ASIC成本、提高FPGA逻辑密度且降低功耗的需求特别做了改进。
混合结构ASIC进一步发展了节省成本的门阵列思想,利用先进的CMOS工艺制造阵列以达到高密度和低电压工作,与此同时,电源互连线的制造却采用粗而不昂贵的工艺。其目标是需要比FPGA有更高逻辑密度、更低器件价格和更低功耗而数量或对先进技术的要求不如标准单元ASIC的应用。混合结构ASIC以中小批量、可承受的设计周期成本和低售价器件为IC设计公司提供先进的CMOS技术。
定制逻辑难题
先进的CMOS ASIC工艺设计的芯片具有工作电压低、时钟速度高达几百兆赫兹和逻辑密度高的特点。然而,利用这些先进的工艺进行设计在技术上却充满了挑战且任务投资很大。除了难以让逻辑设计正确地工作之外,设计工程师还必须解决不属于简单的逻辑设计范畴的各种问题。
例如,标准单元ASIC设计工程师必须解决一个环境问题,因为在那里的互连金属主宰片上的延迟,所以时序收敛可能就很难达到。成千上万的互连线的每一条都要—特别是那些并行的线—被检查以判断是否存在交叉耦合问题并评价对信号完整性的顾虑。对逻辑单元的放置和布线必须考虑电流密度、电场、IR降和整个网络的互连,以确保工作电压的下降不低于指标要求,而互连不会因粗枝大叶而成为缓慢起作用的熔丝。
先进的ASIC通常用30或30层以上精确的层来创建各种电路和互连线,这些层占据了绝大部分一般ASIC设计中报出的一次性工程(NRE)成本。如果因任何原因要对设计进行修改,那么必须再次投入这笔费用(大约为50万到90万美元,根据工艺技术而定)。
目前的晶圆代工采用直径为300mm (11.8")的硅晶圆,一次最小订货生产流片要用25片这种晶圆。例如,在单面上一个1cm见方的中等规模芯片设计大约每晶圆能产出500颗裸片,所以,最小订货量有12,500颗芯片。对于许多用量很小的应用来说,一个最小订货流片有时侯就是对该芯片的终身供货。
替代的办法是在FPGA中开发逻辑设计,因为FPGA器件可编程且非常灵活地让设计工程师创建和重新创建需要的逻辑设计,但是,这种灵活性是要付出代价的。
与标准单元ASIC设计相比,FPGA的逻辑密度要小一到几个数量级。FPGA还很耗电,因此在电池供电的系统中工作得不那么好。FPGA的密度越大,成本越高；有时侯,一颗FPGA有1500到2000美元这样令人望而却步的价格,区区500片就要花费100万马克,使它根本没有办法用在成本敏感型应用中。正是如此,FPGA才最适合于为逻辑设计搭建原型,但是,它们对于生产系统(不适合于大批量生产)的缺点迫使设计工程师寻求替代方案。
1.实现1百万门器件:FPGA、结构化ASIC和标准单元ASIC的成本与产量的比较
结构化ASIC
结构化ASIC特别针对降低标准单元ASIC面临的高掩模成本的需求作出了改进,因而代表了下一代门阵列的发展方向,这些改进包括:减少可编程互连层的数量、嵌入知识产品(如RAM和定时发生器)并增加预设计的功能以减少周期时间(如嵌入式时钟和测试结构)。
然而,结构化ASIC与门阵列有几点不同。它不像门阵列那样用互连金属来把密集的晶体管连接到一起构成期望的设计,而是将阵列单元连接在一起创建想要的设计。大多数结构化ASIC架构利用一种阵列单元结构,在裸片上它被重复多次形成的结构化构造块(structured fabric)。
广义上讲,应用中有三种不同类型的构造块(fabrics)。第一类构造块是细粒(fine-grained)架构,其中混合了在结构上与经典的四晶体管门阵列核单元(图2)类似的基本阵列单元。较高层的功能如I/O单元和测试结构被完全形成并嵌入到构造块之中。
2. 在细粒架构中的四晶体管门阵列基本单元
大多数结构化ASIC都采用更为复杂的阵列单元来帮助缩短设计周期。第二类构造块是中等颗粒架构,其阵列单元由简单逻辑功能和RAM的各种组合构成,如图3所示。这种阵列单元足够复杂以便在单一单元中实现一个简单的触发器,其周围有锁相环、延迟环、I/O焊盘和其它预扩散的IP模块。
3. 在中等颗粒架构中的复杂阵列单元
第三类构造块是一种利用基于RAM的逻辑查找表和D触发器来定义想要的逻辑功能的粗颗粒架构,如图4所示。这种阵列分组为模块和贯穿整个芯片的阵列以形成构造块。可编程互连层将单元彼此之间按需要连接起来。
4. 在粗颗粒架构中基于SRAM的LUT阵列单元
细粒架构通常需要的可编程互连层最多,中等颗粒构造块需要中等数量的互连,而粗颗粒构造块就最小互连数量的逻辑密度进行了折衷,如单一通孔层。
为了开发与标准单元设计类似的性能,结构化ASIC设计采用与制成标准单元ASIC相同的先进工艺来制成阵列单元。该阵列单元的组成包括:结构化ASIC的基础层、分布和模块存储器以及嵌入式知识产权。基础层还包括电源和地布线及一些互连线,如全局时钟布线和测试点。
要提前解决电源网格开发、IR降、电迁移和大量的信号完整性问题。电源要分布在较低层的固定网格中,而锁相环、I/O口、嵌入式测试结构和硬件路由的IP(除了时钟树)、最终测试连接和软IP模块等等都要在较高层综合。
5. 结构化ASIC的层构架
这些预先制造的阵列单元和可配置存储模块可以被制作在最初几层金属层中,结构化ASIC就像一个标准产品。基础晶圆(base wafer)然后可以被存储起来等待订货。重要的掩模层和大多数昂贵的工艺步骤可以被分摊到该技术的所有用户中,所以开发费用可能非常小。
最终用户创建想要的逻辑设计,然后被映射到预存的逻辑门阵列和IP。ASIC供应商接受寄存器传输级(RTL)或网表级定制设计,并将其映射到阵列单元和存储模块上。
如图5所示,然后,该设计在适当的位置将各金属层、通孔、单一金属层、单一通孔的组合用物理连线连接起来,包括一些单一通孔产品,根据构造块的架构决定。几个结构化ASIC架构具有一个固定的上层,主要用于改善电源的布线。
保持任务可管理的关键要素是限制上部金属层的数量为两到五个用户可修改的层。需要的上层越少,周转时间就越快,开发成本就越低。
晶体圆被从仓库库存中取出来,上部金属层已经根据客户的设计制作完成。晶圆的制作就像其它ASIC一样。一般地说,所采用的可编程层越多,可以实现的逻辑密度就越大,而结构化ASIC就可能越小。然而,那些额外的层增加的是最前端的成本,所以,应该利用较小的结构化ASIC在增大的NRE费用和较低的生产零件价格之间找到折衷点。
混合结构是降低成本的关键
混合结构ASIC进一步发展了结构化的理念,尽管阵列单元和存储器模块需要极为精确的工具来创建晶体管,但是,走电源和互连信号的上部金属层却不需要与基础层一样的精度。因此,可以采用廉价的工具和工艺技术,但是,增加的可编程层提供比单次掩模架构更高的逻辑密度。对于混合结构ASIC,前端工程成本是采用先进工艺进行的标准单元设计的成本的1/10,而每一个零件的价格却大约是高密度FPGA的一半。
因为晶圆是部分加工完成的且已经有库存,与标准单元设计相比,混合结构ASIC加快了周转时间,在此,所有30或更多层都被定制且必须被制作出来。进一步说,一次仅有几片晶圆需要处理,所以,最小定货量可能是几千颗器件。
以这种方式,结构化ASIC达到了与典型标准单元ASIC几乎一样的性能,并保持了门阵列的许多灵活性。其逻辑密度大约是标准单元设计的一半,但是,逻辑性能和功耗大致相同。结构化ASIC能集成4百万可用的ASIC门和支持时钟速度超过200MHz的4Mb RAM。因为FPGA具有较低的逻辑密度,有可能将若干FPGA二次设计到结构化ASIC之中。大多数结构化ASIC接受来自若干标准工具链的设计输入。
混合结构ASIC巧妙地适应要求在美国制造的军用市场特殊需求,混合结构ASIC的分离构造容许以相对较低成本的、最新晶圆来制造基础层。然而,知识产权的内容大部分存在于如何将阵列构造用线连接在一起以及如何在美国的代工厂完成互连线的制造。
上市时间快的优势、高性能和低成本足以让ASIC开发商重新分配他们的ASIC设计以适应结构化ASIC。由此而来的简化布线为需要采用FPGA灵活地设计原型并选择在生产中最大限度地利用ASIC转换优势的公司降低了成本。
Bob Kirk
AMIS公司结构化数字产品、系统架构和应用工程总监
bob_kirk@.
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