使用自修复技术提高SoC存储器成品率

存储器成品率管理有几种不同的途径,传统方法使用外部测试与修复设备,其费用要占制造总成本的40%。本文介绍一种用于SoC自修复算法的新技术,它能测试和修复芯片上面的嵌入式SRAM器件,与传统外部测试修复方法相比,这种新方法在一般情况下能使SoC成品率提高80%以上。

随着人们对系统级芯片(SoC)需求的不断增长,引发了许多更好、更快、更先进的设计开发技术出现,SoC从以逻辑电路为主转变为以存储器为主,使SoC测试也进入了一个全新的方向。存储器增加一方面可以构建性能更加强大的芯片,以便更好适应当今应用对存储器的更大需求,但另一方面也陷入芯片尺寸变大和成品率降低的困境中。平均约有40%的SoC因失效直接就扔掉了,成品率管理成为改进芯片设计的一个重要方面。

芯片失效的一个主要原因是芯片内部存储器比例增加,SoC上存储器数目增加将使芯片层数增多、制造工艺更为复杂并增大单元密度。事实上,由于单元密度很高,嵌入式存储器比芯片上面的其它元件更容易造成硅片缺陷,根据半导体工业协会的统计,这一趋势还在继续上升。按目前情况来看,到今年底典型SoC内部将有50%是存储器,而到2010年,存储器将覆盖90%的SoC裸片区域。

此外,每个SoC中嵌入的模块数量也在增长,这是因为工艺尺寸减小(0.13μm)使得更多功能可包括在芯片中。随着视频录像器、LAN控制器和IEEE 1394接口等各种功能加入到设计中,在逻辑上存储系统将紧靠各功能模块。最近的一些设计中,嵌入式存储系统达到了75个以上。

嵌入式存储器比例不断增长,使芯片复杂性、密度、速度及晶圆缺陷造成失效的可能性也在增大(图1)。为使SoC继续保持发展,在改进系统集成度和功能性方面仍能作为一种有效选择方式,高密度兆位存储器成品率问题必须要得到解决。有几种方法可供使用,每一种所付出的代价各有不同。

在有些场合中,设计可用额外的行和列替换缺陷元件(即对芯片加入冗余),这样能提高存储器成品率(图2)。但冗余模型有一个问题,即随着SoC尺寸和复杂性增加,芯片将越来越难以承担额外的行和列,而且还会增加成本和复杂度。当存储器在芯片中占据比例较大时,冗余效果会变差,从而抵消成品率提高带来的好处。

除了额外的行和列产生的问题外,冗余方法还需要在外部测试设备上进行大量投资,要对技术人员进行额外的培训和技术支持才能发现和修复缺陷,更不用说面市时间的推迟了。随着存储器在SoC功能中所占比例持续增长,设备安装费用、额外逻辑、时间推迟以及技术人员用于测试时间的增加等等,都使得冗余无法成为一种可行的解决方案。

造成制造成本过高的主要原因之一是测试工艺费用高昂,外部测试与修复方案要花费300万到700万美元用于晶圆测试修复设备及工艺。测试SoC存储器时,一般有四个步骤(图3):

1. 存储器测试仪测试SoC裸片上的存储器,测试仪输入结果,然后使用昂贵的软件插件进行冗余分析和分配。

2. 将缺陷备用元件分配信息送至激光修复设备,激光器烧断熔断丝,用后备元件替换缺陷单元。

3. 测试仪重新测试存储器,确认修复正确。

4. 逻辑测试仪分析SoC其余非存储器元件。

在测试独立的存储器时,外部测试系统假定可以很容易从芯片I/O引脚访问存储器。由于SoC的设计相当复杂,所以在SoC测试时设计人员必须仔细对每个嵌入存储器进行布线才能从引脚访问存储器,这个过程不仅成本高而且很花时间。

不过有时候外部测试和修复与片上测试修复一样。如果测试的是一个大存储器模块,并且存储器引脚很容易连至I/O口,那么外部修复仍然比较经济；但目前的趋势是存储器占用SoC面积正变得越来越大,存储器布线及建立引脚连接的时间增长速度让人难以接受,同时裸片尺寸因额外布线而增大,芯片封装也要扩大以装入额外焊盘用来进行存储器访问。因此即使采用当今所有先进技术,外部存储器测试仪还是不能按芯片的速度进行测试,而这种测试对于发现复杂芯片的通路延迟和时序故障是至关紧要的。

内置自测(BIST)被称为测试技术的未来,这种技术可将SoC(以及FPGA和ASIC)制造商从低成品率的灾难中拯救出来。软件设计人员很清楚未来SoC在可测性设计(DFT)上所面临的问题,许多会议讨论都在关注这一趋势,有几家公司正在研究BIST方案,或与芯片生产厂家合作,对多时钟逻辑电路、锁相环及其他FPGA、ASIC和SoC元件进行测试。但这些方案都会有成本,一般情况下要投资上万美元,所以方案都停留在试验阶段。

越过BIST进行修复

最近出现了一种新技术,不但含有内置测试和自诊断功能,而且还能够在芯片上直接修复坏的存储位。虽然这一技术现在只能用于SRAM,但它指出了一条节约成本的新途径,可在将来用于不同类型的存储器中。在芯片上进行修复可增加存储单元数量、降低制造和修复成本、缩短制造测试时间并提高晶圆成品率。

用一个典型实例是说明新型自测与修复技术经济性的最好方法。有一家公司采用0.18μm工艺在一个8×8mm裸片上制作xDSL调制解调器芯片,上面包含5M SRAM,第一年产量为100万片。假设每片平均销售价格为25美元,每晶圆成本为2,200美元,预测晶圆缺陷密度在存储器上是0.4,逻辑部分为0.3。

没有内置自测与修复技术时,裸片成品率约为64%,而采用新技术后成品率上升至82%。使用内置测试与修复技术替代传统外部测试工具,以新的内部方法构建冗余,可节约50万美元测试和修复费用,而成品率提高还可以另外节约240万美元。该项目利润预计为2,500万美元,采用内部测试与修复技术可节约12%,相当于给工厂又增加300万美元的利润。

工作原理

以上述具体产品的实现为例,它用三个部件提供内置测试和修复功能:SRAM存储器、测试与修复处理器及熔断盒,这三者协同工作可以非常快地修复有缺陷的芯片,从而提高成品率。该系统能评估需要多少冗余量,以及如何在每个单独的存储系统中分区。处理器掌握有关的冗余方案、以往使用工艺时的失效情况以及单元如何失效等信息,熔断盒结构则通过有效存储修复信息减小芯片尺寸(图4)。

处理器先以很快的速度测试存储器,这是新技术与许多现有工具的关键不同之处。存储器测试与修复完成之后,处理器将使修复的存储器运行在SoC上正常的地址、数据和控制总线上。

下一步,测试与修复处理器创建一个修复数据识别标志送至外部测试仪,在测试仪内激光修复设备用正确的修复信息对熔断盒进行编程,这步工作结束后,熔断盒将永久保留该存储器修复识别标志。

影响修复效果的一个因素是激光修复本身:激光修复会引起新的失效。然而这种新的激光故障数目一般可以忽略不计,新提供的存储器功能可远远盖过这一缺点。

有了这一新技术后,SoC测试无需再使用昂贵的外部存储器测试仪。因为存储器是由处理器进行测试与修复,所以剩下所需的外部SoC测试将由逻辑测试仪执行,两者也可以协调进行,使测试更加快速彻底,从而更加节约成本。

处理器测试与修复工作由四步组成(图5)。

第一步是为测试运行一个标准BIST。BIST很重要,因为它可以判定有多少存储器需要修复。这里的BIST技术能发现SRAM存储器99%以上的缺陷,为整个过程打下一个坚实的基础。

第二,由内置自诊断找出所有缺陷的位置,如果需要可提供错误记录并输出失效日期数据。

第三,内置冗余分配模块在这一步开始起作用,它能够鉴别可供使用的冗余行和列,做出最佳冗余分配图。它从工艺失效历史数据中取得信息,这些数据来自于某个具体芯片制造厂的失效情况数据库,其中含有相关的缺陷信息。

最后,重新配置数据模块再把冗余分配转换成特定存储器修复识别标志,然后将其编入熔断盒中。

处理器所有工作中诊断是最耗时的,如果有大量信息需要分析,测试诊断部分将相当长。这种新技术可以同时测试修复几个存储系统,例如使用两个处理器,一个用于四个1Mbit存储系统而另一个用于一个1Mbit存储系统。

芯片内存储系统和处理器的布局取决于芯片规划面积、功率、速度、系统时钟、总线、设计层次和芯片底层图形等因素,一个熔断盒既可服务于所有片上存储系统,也可以每个存储系统拥有自己的熔断盒。

与每个存储系统相关的智能包封(IW)和自测与修复处理器配合使用,执行存储器测试与修复,使系统发挥正常存储功能。IW含有地址计数器、寄存器、数据比较器和多路复用器等功能,它紧靠存储器内核,可以快速进行测试。

测试与修复处理器约有5,000到7,000个门,比典型BIST模块的500门(取决于存储器配置)需要更多硅片容量。但考虑到存储器尺寸、成品率的提高以及不需额外熔线等因素,这一点点裸片面积其实并不重要。

如果产品通过工厂测试但在现场失效怎么办？这种新技术除了工厂测试外,还有一个内置现场修复选件,可在任何时候提供即时测试与修复。使用现场修复时,内置处理器在产品每次通电或复位时都检测修复存储器,这种自动现场修复特性能发现缺陷存储器位置(如果有的话)、分配冗余资源并产生一个修复识别标志,驻留于处理器存储器内。该易失性修复识别标志施加到冗余控制逻辑中,上电后将一直保留。

为了使大容量存储器SoC在当今和下一代系统中都能作为一种有效选择,解决成品率问题至关紧要。降低测试与修复成本和改进成品率是两个相对简单的技术,用新技术可以很快达到这一目标。随着越来越多测试与修复新技术的出现,成品率问题将不再是大密度存储器SoC的设计障碍。

作者: Vincent Ratford