在90nm工艺节点,要不断调整晶体管尺寸,并且采用1到2种新的材料和制造工艺来实现晶体管的制造。虽然密度在不断提高,但每个新的工艺节点所希望的性能改进却变得日益难以实现,尤其困难的是既要支持必要的制造控制要求,又要实现足够高的驱动电流与低漏电性能。
业界为此尝试的解决方案千差万别,发展的趋势有三个方面:1. 在实现90nm调整目标的过程中,对工艺创新、加工次序和过程控制的要求非常严格；2. IC制造商与工具供应商之间的伙伴关系非常重要,两者尽早地参与设计是按照进度要求完成任务的唯一途径；3. 掌握各个工艺环节、各个工艺环节之间的相互作用、器件设计和器件工艺技术有助于减少延误开发进度的潜在路径的数量。
90nm工艺前端线(FEOL)调整的目的是提高密度和改善晶体管的性能,这种调整分成两部分:隔离层调整和晶体管调整。
隔离层调整
在90nm以下工艺节点,浅沟道隔离(STI)的实现更具有挑战性,它包括沟道定义(光刻、蚀刻)、沟道内壁隔离层氧化(liner oxidation)、用沉积氧化层进行沟道填充、CMP和一种生成牺牲氧化层的热氧化方法。
调整STI的主要困难在于调整沟道的长宽比、控制沟道角的圆滑以及晶体管有源区上的STI压力。STI的长宽比(沟道深度/沟道宽度)大约是3.5:1[1]。当沟道加深,其形状逐渐呈锥形变化,蚀刻的困难在于怎样才能精确地控制400nm沟道深度。也许更困难的是确保经蚀刻后被填充的沟道内部不会因填充期间沟道的收缩而残留类似空穴的孔,高密度等离子(HDP)增强型CVD薄膜能很好地解决这个问题,HDP CVD SiO2薄膜已经成为业界用于该工艺环节的工业标准材料。STI压力的影响也是一个难题,其原因是窄有源区器件[2,3]会造成NMOS驱动电流以10%的数量级下降,并造成器件缺陷和漏电[4]。
沟道内壁隔离层的氧化是围绕在上下沟道角进行的。上角圆滑非常重要,它可以避免形成寄生角晶体管、使门限电压的漂移最小,并能防止过早出现门介质击穿[4-7]。下角圆滑可以尽量减少压力引起的缺陷,这些缺陷在后续加工环节中如果被传播下去就会导致结漏电。牺牲氧化层以及随后的抛光、引脚氧化和去除氮化层等工艺环节能够尽量减小可能导致缺陷和降低器件成品率的压力[7-9]。
Applied Materials公司的ISSG专利技术打破了传统的热氧化方法对生成STI内壁隔离层和牺牲氧化层的各种限制[10],该技术仅在一个工艺环节创建围绕在STI沟道上下角的原子氧基,并确保有源区的功耗最小,同时改善因结晶取向相关性下降造成的保形性问题[8]。这些物理属性改善了存储和逻辑器件制造的成品率。采用新工艺加工牺牲氧化层时,由于不需要在上角和边上进行沟道二次氧化,因此能提高器件成品率。而由于RTP温度变化率很快,ISSG氧化层生成率也很快,氧原子向沟道角和边的扩散作用最小,因此能够将随后由压力引入的硅缺陷降低到最小。上述方法在90nm以下器件的STI沟道内壁隔离氧化层和牺牲氧化层的加工过程中得到了广泛应用。
控制或抵消压力的另外一种方法是再加工一层薄膜来抵抗STI的压力。130nm技术中常见的做法是在第一个夹层介质前添加一层氮化弹性压力层。据说这种方法能够将驱动电流提高10%[11]。其它可以选择的技术还有用于异型结双极晶体管的选择性增长外延锗硅工艺[1]。当然,锗硅是一种新的CMOS材料,它除了增加系统的张力之外,还有许多其它的属性,在下面关于晶体管调整一节中将详细讨论。
晶体管调整
晶体管调整着重要解决性能和可靠性问题。调整门长度、门氧化层厚度和结点深度可基本决定晶体管的性能。不过这些参数调整后厂家需要再次确认器件是否仍能可靠地工作。工业标准要求被设计的器件在正常使用条件下的工作寿命必须达到10年以上。Applied Materials公司正在积极地拟制计划以尽可能满足性能与可靠性方面的要求。
1. 门的长度控制
在门蚀刻方面存在的主要挑战仍然是临界尺寸(CD)的控制。在90nm工艺试生产和65nm工艺开发过程中,临界尺寸控制要求正变得越来越严格。130nm及130nm以下的典型物理门长是半间距(half pitch)的50%。在90nm时我们可以找到物理门长为45nm的实例(图1a和1b)。3∑临界尺寸一致性要求通常以物理临界尺寸的预算百分比形式给出,通常为10%。因此,对90nm来说,包含光刻在内的后蚀刻临界尺寸控制要求约为5nm；对65nm来说是3nm。除了控制临界尺寸外,减少“门氧化凹槽(recess)”也是一个关键要求,门氧化凹槽在3nm以下被认为是可接受的。
为了达到后蚀刻临界尺寸(CD)那样的一致性,有必要补偿输入的光刻CD的一致性。先进的门蚀刻系统必须具备查找待加工晶圆上的系统CD的非一致性问题。待加工晶圆的CD非一致性的主要来源于裸片邻近效应(Dense-iso效应)、横跨晶圆的系统效应(边到边或中心到边)以及晶圆与晶圆之间、批量与批量之间的差异。对于每个代工厂来说,上述因素对CD的影响是不同的,取决于工具的设置和集成方案(采用BARC、硬模等)。蚀刻系统和工艺同样具有三个等级的系统级CD非一致性问题。掺杂效应就是一个特殊的蚀刻CD效应,n掺杂线要比未掺杂或p掺杂线的线宽更大。
跨越裸片的CD控制是通过选择物理和化学等离子的属性实现的。由于非均质蚀刻是通过生成蚀刻和沉积间的恰当平衡来达到的,因此这两种工艺的邻近效应可用来确定给定步骤的整个CD微负载(microloading)。例如,向多晶硅门主蚀刻区加入含气体的CxFy物质,将侧边钝化机制从基于SiOxCly变为基于CxFy,因而减少Dense-iso轮廓和CD差异造成的影响[12]。气相生成的碳侧壁表明:接近灵敏度度看来要比基于硅氧化层的钝化程度要低,因为硅氧化层钝化主要是由蚀刻前端二次沉积生成的,因此对接近特征尺寸的开口区域比较敏感。值得一提的是添加CF4或NF3的还能显著地减少掺杂效应。
一般来说,从印刷CD到门线最终物理CD,对降低整体CD有一体化的要求,这是在称为“光阻调整”的工艺步骤中完成的。由于它具有更强的等方特性,该步骤可以被设为“隔离快速调整”或“密集快速调整”。与硅门蚀刻类似,该步骤的主要调整技术是改变蚀刻和沉积工艺间的平衡。
偏置电源和添加CxFy气体可作为调整Dense-iso蚀刻行为的参数。调整步骤中着重需要注意的是:除了CD一致性和CD微负载外,还有可用的光阻预算,特别是其中涉及后续掩模开口步骤。我们发现,在调整后使用基于含碳材料的高级构图薄膜和作为硬模薄膜[13]的可选介质覆盖层,就能够达到需要的光阻厚度,从而允许在薄介质顶层开口。然后,就可以剥离光阻层,在介质层上蚀刻基于碳的硬模。在多晶硅主蚀刻时,能够非常容易地去除介质层。在整个门蚀刻完成后,碳硬模要在原处被剥离。
对于高掺杂和未经热处理的多晶硅门来说,由于易受热磷酸的侵袭,基于SiON介质的硬模的可剥离性通常是一个大问题,因此上述特性给这种掩模堆栈提供了另外一个非常具有竞争性的应用。
CD在晶圆上的分布取决于晶圆尺寸大小,可通过设计等离子蚀刻腔及其调谐功能解决。至少有三个参数可用于硅蚀刻腔内从中心到边缘的CD分布控制,它们是离子通量密度、中性助熔剂密度和晶圆表面温度。
2. 晶圆与晶圆、批到批之间的CD控制
晶圆与晶圆、批与批之间的CD控制需要一个稳定和可重复的工艺腔,它可以包含精确定义的腔壁条件,因为这是大部分重要复合发生的地方。我们发现自清洁工艺流程和无晶圆干燥清洁法能解决这个问题。
增加氟气可以抑制硅氧化层在腔壁上的沉积,并显著地减少干燥清洁时间,从而提高蚀刻的产能。使用无晶圆干燥清洁工艺允许运行非清洁法,即混合模式下的沉积工艺与自清洁工艺的结合。如果由生产线的终点控制无晶圆干燥清洁,就能实现混合生产的自动化。
要使工艺腔稳定工作,就必须通过快速数据捕获方法严格地监视和控制所有的工艺腔参数,它们包括:全频谱发射以及射向阴极的离子能量和射线强度这样的等离子参数。可以采用神经网络和主要成分分析等数据压缩技术来实现故障检测和实时工艺调整。也可以根据待加工晶圆或以前蚀刻好的晶圆的信息进行工艺调整。这些信息可以由板上或专用的度量工具产生。
板上度量方案能够极大地减小循环时间,实质上这也是根据蚀刻晶圆输出的结果(反馈控制)进行工艺调整的唯一途径。第一个得益于该技术的应用是根据预蚀刻光阻外形测量(前向控制)来调整光阻微调时间。这种一体化技术现已应用到生产过程之中,它能够精确确定光刻和蚀刻之间的相关性,获得了只有测试每个晶圆才能达到的精度。为了能够依据输出晶圆来调整微调时间(反馈控制),可以利用一体化的晶圆处理方法,在晶圆完成蚀刻之前(即清洁前)测试下一片被蚀刻晶圆的外形。这一技术能够进一步提高晶圆与晶圆(WTW)之间、批与批之间CD的一致性,由于前一批发出的晶圆的微调时间的调整能够自动进行,因此可以极大地缩短循环周期。
上述情况说明,对于被制造的每个芯片上的单个晶体管而言,先进的门蚀刻工艺日益依赖于各种技术去确保实现各种严格的CD控制目标。
3. 门氧化层调整
为了达到器件的性能目标,门氧化层厚度的调整非常关键,但被调整的介质首先必须满足漏电和可靠性要求。根据130nm节点的厚度和热预算要求,分别是2.0nm和1.6s的1050°C,在门氧化层中添加氮物质是防止从门多晶硅到硅基底的“B穿透”的先决条件。介质中的氮物质还能用来降低门漏电。
通过采用去耦等离子氮化(DPN)技术和现场RTP热处理工艺,氧氮化层制作工艺已经成功地被应用于90nm工艺器件的制造,所制成的厚度达到1.2-1.6nm。这种现场热处理工艺对于改进的WTW和晶圆内部(WIW)的一致性来说非常重要。经改进的WTW性能对于工艺的生产控制非常关键。生产过程各工艺步骤和超薄门介质上吸附的污染物之间的排队时间对最终的EOT的影响达到1A以上。
将氧氮化物门介质延用至65nm工艺的挑战在于:既要满足1.0nm时的漏电和可靠性要求,又要不明显地降低其迁移率。采用DPN技术的全集中式(衬底通过PNA氧化)门在可接受的漏电和可靠性条件下可达到1.2nm以下的EOT,并保持较高的迁移率(图1a)[14]。集中式处理可以改善EOT尺寸的调整、WTW和WIW一致性以及晶体管性能。采用脉冲式RF工艺之类的硬件方法可以把Vth偏移控制到最小,通过降低等离子的电子温度(kTe)可以提高驱动电流,并控制氧化层中的氮物质的分布(图1b[14])。
4. 特浅结调整
晶体管结的调整是一个非常复杂的课题,要求对结深度、面电阻和侧壁断裂等参数同时进行优化,而每个参数在决定晶体管短沟道性能方面都扮演着关键角色。通常使用离子注入和快速热处理技术来控制这些参数,下面首先对此加以讨论,然后分别讨论外延硅(Si)和锗硅(GeSi)加高源/漏(S/D)极和源/漏极的扩展性问题。
半导体行业国际技术发展蓝图(ITRS)规划确定,90nm工艺结深度要在15-25nm之间,面电阻值要小于660欧姆/平方[15]。这些数值能够很好地通过传统注入和峰值热处理(Tpeak在50°C内有1.7s的驻留时间)工艺实现。因此,一些设备供应商已经将90nm工艺设备的开发重点转为提高产能和工艺的可控性。
要通过“B扩散”提高离子注入的产能是很困难的,因为需要特别低的能量才能满足特浅结的加工要求。在剂量接近1014/cm2时,500eV B注入通常用于源/漏极扩展。通过采用先进的减速透镜技术和基于中等减速透镜技术的光束设计方法,我们已经实现了高产能,并达到了精确的可重复性。现在每小时已能加工35片晶圆。特别值得一提的是结点抗断裂性能良好。
过去,简单的注入和峰值热处理结在硅晶圆中生成接近8nm/10倍深度的断裂点。在采用锗注入前首先无序地注入硅,就可以将这一数值改善到6nm/10倍深度[16]。通过共同注入F类物质调和B扩散,就可以将这一性能进一步改善至5nm/10倍深度[17]。虽然这个结点断裂指标要比ITRS规定的4nm/10倍深度稍微高一些,但足以使制成的90nm器件正常工作。
当然,实现大批量制造的关键还在于这些难调整的结点所能达到的受控水平。注入剂量和能量精度度很重要,但研究表明,峰值热处理温度的一致性是需要控制的最关键参数[18]。峰值温度一致性对器件性能有很大的影响,因为源/漏极扩展的侧壁位置及其生成的有效沟道长度与热处理的温度呈指数关系。pMOS晶体管门限电压随温度的变化率超过2 mV/°C,因而在90nm工艺中需要将温度控制在小于5 °C,由此可见温度灵敏度之大。当器件制造采用65nm工艺时,温度灵敏度会更大。
峰值热处理能力能够满足这些极具挑战性的器件制造要求,它能够将各片晶圆上所有点的温度一致性控制在5 °C和3-∑范围之内,这样就能够提高器件的成品率,并使每片晶圆产出更多具有最高速度的芯片。
本文小结
如前所述,在优化器件性能中压力是一项非常重要的参数。on,.的研究表明,在源/漏极区采用选择性锗硅可以显著提高(可达20%) MOSFET器件的驱动电流[1]。除了改善与压力有关的迁移率之外,锗硅的其它好处是:1. 锗硅的带隙(band gap)要比硅小,因此会减弱半导体硅化物界面的肖特基势垒。2. 锗能够提高掺杂剂在硅中的掺合度。在这两方面因素的共同作用下,源/漏接触电阻和面电阻被减小了,因而MOSFET器件的驱动电流和速度也得到了提高。
此外,锗硅沉积工艺还面临艰巨的挑战,因为对薄膜厚度和整个晶圆上的锗以及掺杂浓度的一致性要求很高之外,还要求每批晶圆加工的一致性也很高。控制薄膜厚度、锗以及掺杂浓度的本身就是很大的挑战。在外延沉积前,对硅表面的清洁非常重要,因为蚀刻后残留的任何污染物或损伤都会严重影响外延(Epi)薄膜的质量,甚至无法生成外延层。除了浓度一致性、加工一致性和表面清洁等要求外,锗硅沉积应该具有可选性,即它只发生在硅的沟道上,而不会在介质区出现沉积。
随着器件特征尺寸和结点尺寸越来越薄,漏电流会不断增加。解决问题的方法之一是将硅化层的深度控制到小于门介质厚度。然而,减少硅化层厚度会引起面电阻的增加,这是我们不希望看到的。要想在不增加接触电阻的情况下解决漏电问题,可以选用外延来形成高于门介质厚度的加高的源/漏极。硅外延层可用作牺牲层,因为硅化工艺会把它完全消耗掉。在完全耗尽型SOI器件中,使用加高的源/漏极是绝对必要的。图2给出了这种带加高源/漏极的晶体管结构[19]。该工艺流程包括制作隔离带、执行外延沉积和加高区域的金属化。
在小尺寸器件中,为硅化层选择恰当的金属材料非常关键,需要考虑的因素包括:硅化过程中的硅(或锗硅)消耗、获得低光阻相位所需的热预算、低光阻性和硅化物的热稳定性等等。最有希望的候选金属材料是镍(Ni),它能形成低光阻的单硅化层和单硅锗混合层。
总之,对90nm工艺技术而言,FEOL面临的挑战性还是相当适中的。扩展或升级已有设备能够基本满足对性能和可靠性的目标要求。我们在建立先进的工艺控制、改善一致性、提高产能和开发重点工艺上做了一些工作。需要采用新材料或新工艺包括门氧化层的等离子氮化技术(DPN)、基于碳的硬模制作技术和选择性生成硅和/或锗硅的工艺。未来技术的发展必将面临更多困难。目前正在研究的领域包括:高K值门介质材料、金属门电极、先进注入工艺和毫秒级热处理工艺等等。
作者简介:
Gregg Higashi博士曾在贝尔实验室工作了20年,并于2002年10月就任Applied Materials公司晶体管系统产品业务部首席技术官(CTO)和新技术总监。Higashi博士拥有马萨诸塞州技术学院的物理学学士和哲学博士学位。
Thorsten Lill是Applied Materials公司硅蚀刻产品部技术总监,他于1995年加入Applied Materials公司,在现场支持和技术开发部担当过多种职位。Lill博士拥有德国弗来堡大学的物理学哲学博士学位。
参考文献:
1. S. Thompson, et. al., "A 90 nm logic technology featuring 50nm strained silicon channel transistors, 7 layers of Cu interconnects, Low k ILD, and 1 um2 SRAM cell, "December 2002 IEDM proceedings, pp.61-64.
2. G. Scott, et. al., "NMOS drive current reduction caused by transistor layout and trench isolation induced stress, " December 1999 IEDM proceedings, pp.827-830.
3. C. Diaz, et. al., "Application-Dependent Scaling Tradeoffs and Optimization in the SoC Era", 6/02 IEEE, pp. 475-478.
4. P. Ferreira, R-A. Bianchi, F. Guyader, R. Pantel and E. Granger, "Elimination of Stress Induced Silicon Defects in Very High-Density SRAM Structures," presented at the 31st European Solid-State Device Research Conference, September 2001.
5. M. Nandakumar, A. Chatterjee, S. Sridhar, K. Joyner, M. Rodder, and I.-C. Chen, "Shallow Trench Isolation for Advanced ULSI CMOS Technologies," 1998 IEDM Tech. Digest, pp. 133.
6. T. Speranza, Y. Wu, J. Wong, E. Fisch, J. Slinkman, and K. Beyer, "Manufacturing Optimization of Shallow Trench Isolation for Advanced CMOS Logic Technology," presented at 12th Annual IEEE/SEMI Advanced Semiconductor Manufacturing Conference (ASMC) 2001.
7. C. S. Olsen, F. Nouri, M. Rubin, O. Laparra and G. Scott, "Stress Minimization of Corner Rounding Process during STI," presented at SPIE Conference on Microelectronic Device Technology III, September 1999, Volume 3881, p. 215.
8. K. C. Chen, H. H. Shih, C. Hsueh, H. Chung, S. Pam, C.Y. Lu, C.W. Chou and S. S. Chen, "Cycle Time and Process Improvement by Single Wafer Thermal Processing in Production Environment," presented at the 10th International Conference on Advanced Thermal Processing of Semiconductors RTP 2002, September 2002.
9. T. Luoh, C. S. Chen, L.W. Yang, H. H. Shih, K. C. Chen, C. Hsueh, H. Chung, S. Pan and C. Y. Lu, "Stress Release for Shallow Trench Isolation by Single-Wafer, Rapid-Thermal Steam Oxidation," presented at the 10th International Conference on Advanced Thermal Processing of Semiconductors RTP 2002, September 2002.
10. S. Kuppurao, H. S. Joo, and G. Miner, "In situ steam generation: A new rapid thermal oxidation technique," Solid State Technology, 43(7) pp. 233-239 (July 2000).
11. S. Ito, et. al., "Mechanical stress effect of etch-stop nitride and its impact on deep submicron transistor design," 4/00 IEEE.
12. r, ., J. Vac. Sci. Technol. A 21 (2003)904.
13. W. Liu, et. al. , "Generating sub-30nm poly-silicon gates using PECVD amorphous carbon as hardmask and anti-reflective coating," 2003 SPIE microlithography conference.
14. P.A. Kraus, et. al, "Low-energy nitrogen plasmas for 65-nm node oxynitride gate dielectrics: a correlation of plasma characteristics and device parameters," 2003 Symposium on VLSI Technology.
15. International Technology Roadmap for Semiconductors, 2002 update, Front End Processes, pp.70-71.
16. A. Al-Bayati, et. Al., "Exploring the limits of pre-amorphization implants on controlling channeling and diffusion of low energy B implants and ultra shallow junction formation", Ion Implantation Technology Conference 2000.
17. B.J. Pawlak, et. al., "Optimizing p-type ultra-shallow junctions for the 65 nm CMOS technology node," Ion Implantation Technology Conference 2000.
18. A. Al-Bayati et al., "Advanced CMOS device sensitivity to USJ processes and the required accuracy of doping and activation," Ion Implantation Technology Conference 2002.
19. Z. Krivokapic, et. al., "High performance 25nm FDSOI devices with extremely thin silicon channel," 2003 Symposium on VLSI Technology.
==================================== 90nm技术专业词汇 ==================================== B-penetration:B穿透 Chemical-mechanical planarization (CMP):化学机械平整处理 critical dimension(CD):临界尺寸 carbon hardmask:碳硬模 Die proximity effect (dense / iso effect):裸片接近效应(密集/隔离效应或Dense-iso效应) Epi film:外延薄膜 Front End of Line, FEOL:前端线 gate oxide recess:门氧化槽 High-density plasma (HDP):高密度等离子 in-situ steam generation (ISSG):现场蒸气生成 in situ RTP anneal:现场RTP热处理 The International Technology Roadmap for Semiconductors (ITRS):半导体国际技术发展蓝图 liner oxidation:沟道内壁隔离层氧化 resist trim:光阻微调 raised source/drain (S/D):加高源漏极 shallow trench isolation (STI):浅沟道隔离 STI aspect ratio (depth of trench/width of trench):浅沟道隔离高宽比(沟道深度/沟道宽度) ==================================
京公网安备 11011202001138号
