串扰感应噪音将成为深亚微米芯片设计中的主要挑战,而过去的一些CAD工具并不能有效地消除所有串扰受害节点。本文介绍如何结合时序窗、信号分割及噪音滤波器等,减少受串扰毛刺破坏的节点,并通过插入缓冲器、改变连线间距、对连线进行屏蔽和改变门电路尺寸等方法将串扰破坏降低到最小。
深亚微米半导体技术使芯片速度更快、功耗更低、片上功能更丰富,而且成本更低。然而,随着芯片尺寸的不断缩小和电源电压的降低,要解决串扰、IR压降、功耗问题以及电磁干扰等问题就更加困难。随着半导体工艺的提高,新的工具、方法及设计流程对于设计的成功也越来越重要。许多商用芯片、ASIC以及SoC设计工程师及厂商均开发出各种可进行信号完整性分析的自动化工具,将这些工具与CAD设计解决方案结合起来,就可用于解决新的半导体设计难题。
在ASIC设计过程中保持信号的完整性十分关键,技术升级、时钟频率提高以及片上集成度的增加对噪音和信号完整性影响很大。由于技术不断升级,内部互连和器件封装越来越重要,而快速的时钟和信号沿跳变又增加了信号间的耦合。此外,由于电源电压降低,噪音的影响越来越大。因此,如果能在ASIC设计的早期用成熟的仿真程序解决这些问题,可以大大缩短设计周期并优化最终的IC产品。
在130纳米和90纳米工艺设计中,串扰是主要问题之一。串扰是由芯片上连线之间的寄生耦合引起的噪音,这种耦合反映了物理世界非理想化的特性,相临连线之间的距离、连线物理尺寸及其采用的材料和连线周围的材料等因素都会对芯片产生影响。另外还包括片上各单元的功能及逻辑信号间的相互作用等。由于存在着这些结构及逻辑因素,对串扰分析变得十分复杂。
串扰产生的感应噪音可从多方面影响信号的完整性和芯片性能,例如在受害信号处于稳态0或稳态1时会产生毛刺干扰。通常电路中的信号转换时间要比稳态时间短得多,由于多数信号常常处于稳态中,而毛刺噪音会破坏这种稳态,因此在IC设计过程应中对此类干扰应特别注意。
信号在0和1间来回变换也会出现串扰噪音,这种串扰称为转换噪音,它可能使信号转换变慢、变快或出现非单调转换,从而干扰或破坏信号。当转换噪音使信号转换变慢或变快时,通过增量延时分析可以捕捉到这种噪音的影响。如果噪音使信号出现非单调转换,便将产生一个伪脉冲。
为了准确、详尽地分析串扰对芯片的影响,必须得到逻辑设计、布线以及提取等各阶段的信息。从设计的提取图(extracted view)中可以得到电路的一些相关结构信息,并从设计所用单元的功能中轻易推导出一些逻辑信息。然而,如何将这些详细信息导入分析工具中呢？
如果仅提取寄生数据,那么设计工程师在使用串扰分析工具时必须假设最坏的情况来建立分析条件。分析条件包括信号是否能够转换、在何时转换,以及可以向哪个方向转换。最坏的假设情形是,所有串扰源或可能引发问题的信号都在可能产生最坏情况的时刻,向着可能引起最大串扰的方向转换。
串扰分析工具得出的结果不应过于乐观,否则可能因为考虑不周全而在实际应用中出现问题,但如果假设条件过于悲观,分析工具就会产生过多的串扰干扰报告,包括真的和虚假的干扰(误检)。检测并纠正在悲观假设下报告的干扰会占用大量的设计时间、芯片面积和人力物力。此外,多数串扰故障都与数据类型有关,在测试时不可能发现,只有当芯片置入客户的系统中时错误才会出现,要解决这些问题将增加大量成本。因此,必须确定并修复所有由串扰引发的真性干扰,即那些真正会影响芯片性能的干扰。为了做到这一点,IC设计工程师必须采用某种方法减少分析过程中的错误假设,集中精力于真正的串扰问题,并自动解决这些串扰。
为了加速通信类IC的上市时间,芯片设计公司可在商用的IC布局CAD解决方案中集成四种减轻串扰的方法。图1是一个有关信号完整性的设计流程图,该设计采用了一系列工具(紫色方块中为杰尔系统公司的专用软件)。此外也可采用其它商业或专用工具。
本文列举的设计流程从Apollo/Astro的“布局和连线”功能开始,IC设计存储在MilkyWay的数据库中。方框图的左边是寄生提取工具StarRCXT,用该工具创建一个SPEF格式的文件,这是一种IEEE标准格式。然后将这个SPEF文件输入串扰分析工具AssuraSI或CeltIC中。这些串扰分析模块对SPEF文件进行处理,生成两组输出。第一组是一个增量标准延时格式 (SDF)文件,将该文件又作为静态时序分析模块PrimeTime的输入,如方块图的左边所示,PrimeTime也会产生串扰。第二个串扰分析输出是一个毛刺干扰报告,即毛刺对受害节点的干扰。
电路中出现的毛刺干扰有多种类型,包括过冲和下冲,它们分别指受害节点中的信号超过电源电压或低于接地电压。这些脉冲会引起带有门电路输入的触发器和锁存器功能出现故障,破坏门电路所保存的状态,使门电路不起作用。常规的毛刺脉冲可通过多个门电路后锁存在触发器中,引起功能故障。时钟预驱动节点中的小毛刺则会在经过下行的门电路时被放大,从而产生伪时钟脉冲,同样可能引起功能故障。
用时序分析工具PrimeTime中的时序窗可以将串扰源信号分割成独立的几组,在同一时间里只有某一组内的信号可被激活。这样便可以对每组干扰源单独分析,而不用同时分析所有的干扰源,从而减少延时变化并降低毛刺的数量。同样,采用信号分割功能可将节点分成若干组,每组节点中的信号只能在不同时间内激活。例如,扫描信号只有在芯片测试过程中才被激活,平常可将其视为静态信号(而不是干扰信号),就象普通的数据信号一样。毛刺滤波器采用每个单元的噪音特征数据工作,以便消除那些无法通过单元的毛刺,每个单元的噪音阀值与其类型及负载有关。结合时序窗、信号分割及噪音滤波器等功能可有效减少毛刺干扰,将可能受害的节点从总数的5%降低到0.5%。然而,对于带有百万个节点的典型设计,即使经过这些处理,仍会有5,000多个节点需要修复。如果全部采用手工修复会十分繁杂而且容易出错。
目前,设计工程师可以在四种基于计算机的技术中进行选择,作为CAD程序的辅助方法来修复受串扰干扰的节点。杰尔系统公司开发的四个独立软件程序便与这四种技术相对应,其功能分别是插入缓冲器、改变连线间距、对连线进行屏蔽和改变门电路的尺寸。
插入缓冲器(门)插入缓冲器可有效地解决由容性串扰噪音毛刺和电压的过冲或下冲引起的功能故障,以及延时变化和竞争。然而经过布局和连线后,我们很难改变集成电路的设计来安插新的缓冲器。因此,要解决信号的完整性问题十分棘手,尤其是在受害节点较多的时候。本文所述的设计流程是一种“后布局连线”缓冲器插入法,它可对噪音和延时参数进行优化。插入缓冲器后,可减小RC网络中的阻值,从而减少节点的RC延时。此外,插入缓冲器可减弱耦合电容的影响、吸收下传噪音电流并过滤掉上传噪音电压,以达到减轻串扰噪音的目的。缓冲器插入如图4所示,其概念是将一个缓冲器插入(BI)调节算法与串扰软件(AssureaSI, CeltIC)结合起来构成一个噪音/时序回路闭合方法(图4中右边的回路,称为内部回路),从而快速有效地减少受害节点数,并加快芯片设计速度。该方法是通过在布局布线过程中去除一些回路(图中的外部回路),实现减少受害节点数的目的。只有在内部回路收敛并产生少数噪音受害节点后,才需要使用外部回路。
BI算法反复地在串扰受害电路中插入少量缓冲器,并在两次重复过程之间调用信号完整性工具,得到关于串扰的精确反馈。因此,缓冲器插入的效果取决于对受害节点增加缓冲器的准确电路仿真。设计中应尽量减少插入缓冲器的数目,因为插入过多的缓冲器会引发布局布线混乱,导致必须重新计算网表参数、重新评估信号完整性,从而延长设计完成时间。而且,如果插入过多缓冲器,受害节点有可能会转变为串扰源节点,从而使受害节点增多,与我们的初衷背道而驰。幸运的是,仅需插入少量缓冲器便可修复大量受害节点。
如果节点电路已经过布局布线,那么只要在插入少量缓冲器时的布线与原有路径重复就不会引起布线绕行或中断。因此,本文所描述的芯片设计流程避免了耗时的布局布线步骤,也进一步避免了随后可能发生的更为耗时且昂贵的寄生提取过程。杰尔系统公司的经验表明,反复在回路中插入缓冲器的方法十分快速有效,通过六、七次内部回路便可将受害节点数大幅减少(当电路节点少于一百万时受害节点数可小于10)。此外,用信号分析软件对BI的原始输出进行预测和对经过布局、连线和重提取后的输出进行预测,两种方法得到的噪音受害节点间有很好的相关性。
改变连线间距、门电路尺寸及屏蔽受害节点
将连线间距增大或对受害节点加以屏蔽可减少耦合电容及感应毛刺,从而提高设计的信号完整性,但同时会导致裸片尺寸增加。同样,增加受害门电路的尺寸也可减少毛刺干扰。图3-5说明了如何在IC设计流程中使用连线间距工具(X2)、连线屏蔽工具(WSD)或门电路尺寸(GS)工具。图3和图5中右边方块中所描述的设计流程采用了一种与BI处理相似的方法,改变了SPEF,以模仿布线工具会采取的动作。此时再次执行串扰分析,如果毛刺干扰结果可接受,同时不会影响时序,那么就可以接受该动作。然后将这些动作转换成布线工具的适当指令。在连线屏蔽中无需使用内部回路。这种方法的优点是去除了布线工具程序中的试验回路,从而节省了时间。例如,在一个ASIC设计项目中,采用杰尔系统公司的COM2(160nm)工艺技术,通过一次Apollo ECO连线间距程序后,一个带有215K节点的模块中的毛刺受害节点可从390下降到11；在另一个IC模块设计中,采用杰尔系统公司的COM2H(140nm)工艺技术,通过一次连线间距回路后,带有103K节点的IC模块的毛刺受害节点可从94个降低到10个,如果再插入一个缓冲器则降低到3个。
作者:Donald Friedberg
设计方法部总监
Kishore Singhal
信号完整性及互连分析部经理
杰尔系统公司
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