面向深亚微米ASIC设计的可测性设计技术

ASIC芯片的尺寸和复杂性向测试人员提出了巨大的挑战,某些工程师认为可测性问题仅与电路设计有关。实际上,像嵌入式内核和片上存储器这样具有特定功能的电路就可能引发独特的测试问题。如果能把扫描和可测性设计(DFT)方法结合起来,则高度可测的ASIC设计就比较容易实现。

Paul Yohannes

高级可测性设计工程师

MintTechnology公司

E-mail:sdean@

当前,ASIC设计方法遵循良好的系统流程。流程的第一步通常是制订技术规格,接着设计寄存器传输级(RTL)Verilog或VHDL编码,RTL级编码通常分为若干层次。RTL编码一经完成,就可利用供应商提供的程序库综合RTL级代码,形成门级描述或设计网表。

在整个ASIC设计中,要对具备一定复杂度的功能模块进行设计、综合和布局,可编程运算单元(PAU)就是这样一种模块。通常,这些模块具有的功能只能用于实现设计中某个功能,并不适用于其它的功能,设计人员往往希望某一模块的编码也能满足其它应用情况的要求。在设计初期不针对每个模块的特定应用进行优化也许能节省时间,但对以后的设计有以下负面影响:1. 在每个含有未用功能的模块示例中存在不必要的逻辑链路； 2. 增大了整个ASIC的裸片尺寸；3. 要对ASIC布线进行折衷处理；4. 要对ASIC的可测试性进行折衷处理。

可测试性设计方法很多。扫描测试就是其中一种。传统的扫描测试是对粘着性故障(stuck-at fault)的探测。通常利用ATPG工具来创建一系列扫描模式测试,但扫描模式的目标却是检查链路中的每个节点粘着在“1”(stuck-at-one)或粘着在“0 ”(stuck-at-zero)的情况,以保证100%的故障覆盖率。事实上,很难达到100%的覆盖率,但许多客户要求故障覆盖率至少达到95%。这样,提高ASIC测试的故障覆盖率就显得尤为重要。

模块中的未用功能通常要转化为未连接的输入和输出。最常见的情况是,为防止不必要的电路跳变,要把未连接的输入直接接地。如果由于疏忽导致某个节点未接地,就检测不出受干扰的故障,因为该节点将不可能变为高电平。在节点连结到高电平时会出现与此相反的情况。连接在一起的节点通常归为“不可测试”节点,从而影响故障覆盖率。下游节点的逻辑同样需要在高电平和低电平的情况下进行测试。连接在一起的上游节点也许能非常有效地控制故障覆盖率下降的情况。由于模块中采用了大量的特定模块实例,所以对故障覆盖率的影响变大了。

因为没有能力观测与未连接输出相关的故障,上述问题更为复杂,这种情况通常也归为“不可测试”。未连接输出或许是模块特定故障向其它模块内部传播的唯一路径,故障覆盖率在此将受到不利影响。因此,要求设计人员在设计前对测试问题进行仔细的考虑。

测试RAM阴影逻辑

事实上,所有的ASIC设计都要用到RAM,用ATPG工具的算法对RAM的设计结构进行测试的效率十分低下。而传统的粘着故障模型(stuck-at fault model)不适合于RAM结构测试,因此,对ATPG测试来说,RAM通常被视为“黑盒子”(转换为简单的I/O模型),并用一种RAMBIST进行全面测试。为此,DFT技术将RAM阴影逻辑保留不做测试。RAM阴影逻辑(shadow logic)是某个RAM输入和输出与ASIC电路中最后的记忆状态之间的组合逻辑(见图1)。

由于RAM被简化为无功能的黑盒模块,所以ATPG工具不能以原有方式在整个RAM中检测阴影逻辑的故障,而只能控制和观测扫描链路的寄存器单元以及不含阴影逻辑的外围组合电路。当芯片集成更多、更大的RAM时,未测试阴影逻辑的不利影响就非常突出。

解决阴影逻辑测试问题的一个简单DFT方法是在RAM数据和地址线周围中构造异或逻辑树 (见图2)。异或逻辑树在RAM周围给组合逻辑提供了一条简单路径,以便ATPG工具检测阴影逻辑。在扫描模式下测试ASIC时,通过将数据和地址线设定为适当数值,ATPG很容易传输阴影逻辑故障的测试结果。要注意,任何输入RAM的时钟线都不能包括在异或逻辑数之中。任何能改变寄存器元件状态的信号(如时钟和复位)都被视为ATPG工具的特定时钟组,这些信号在测试周期中会发生状态跳变,因此不能作为异或逻辑数的输入。如图2所示,基本输入信号扫描模式(高电平有效)成为置于RAM数据输出线上多路复用器的选择线。

异或逻辑(NAND)树为黑盒RAM提供了可测试的路径

在扫描操作中(scan-mode=1),异或逻辑树的输出送到RAM输出端的阴影逻辑,并最终送送到已记忆逻辑。在这种方式下,阴影逻辑的故障能完全得到测试。当ASIC处于正常模式(scan-mode=0)时,多路复用器的选择线仅允许正常的、具有最低多路复用器附加延迟的RAM输出数据通过。

虽然异或逻辑树可在单个数据输出上构造为一个多路复用器的单个输出,但输出越多ATPG工具越容易写入测试模式。合理的解决方案是将异或逻辑输出的数目与RAM数据输出线的数目匹配,从而使ATPG工具的效率最高。

要确保RAMBIST的工具能够自动插入阴影逻辑测试电路。如果不能插入,可以尽早与设计人员协商,将测试电路写入HDL代码使其成为综合网表的一个组成部分。

引线、封装和硬件

在ASIC设计项目的初始规划阶段,必须选定原型和最终产品的封装形式。封装形式确定之后,要考虑与封装、设计及目标硬件测试装置相关的各种特性。如果对此考虑不周,就有可能生成不必要的测试向量；极端情况下,可能生成不可用的测试向量。

假定采用596脚增强型塑封球栅阵列(EPBGA),该封装只有440个引脚可以用做电路I/O,另外156个引脚用于连接电源和接地(104个脚接地, 52个脚接电源)。定义电路I/O之后,用多少剩余引脚担当测试脚就显而易见了。在本例中,电路I/O占用400个引脚,剩下40个引脚用于测试。为了简要说明引脚、封装和硬件的相互作用,要适当忽略一些复用的I/O引脚。

为简单起见,在基本扫描设置中,将离散输入和输出引脚用作扫描输入和扫描输出以及扫描链的扫描使能引脚,扫描使能引脚的作用是切换扫描和正常模式,多个扫描链路可以共用一个扫描使能引脚。假定设计中包含5万个寄存器(触发器)单元,所有寄存器都是可扫描单元。如果不存在DFI冲突,不必将它们排除在扫描链路应考虑事项之外。扫描链路由一系列移位寄存器构成,因此单个扫描链路需要5万个时钟进行加载。尽管只需要使用扫描输入、扫描输出和扫描使能共3个I/O引脚,但单个扫描链路并不是理想的DFT解决方案。因为每个与链路关联的ATPG向量需要加载多达5万个时钟,所以从测试时间来看,测试向量集的效率非常低。

降低时钟数目最常用方法是采用多扫描链路,即把单个长扫描链路分割为多个短链路。该技术减少了对给定ATPG向量填充每个链路所需移位次数。问题是我们要用多少链路？显然,应当利用所有剩余引脚,并设计尽可能多的扫描链路以减少总扫描向量数目。遗憾的是,这个答案并不正确,所以仍需考虑硬件测试装置的局限性。

通常封装形式是在设计初期就要明确的若干项目之一。在很大程度上封装及其相应的I/O对ASIC供应商所选择的硬件测试装置产生决定性影响。引脚数目越多,设计越庞大、越复杂。对配备许多I/O的封装,测试装置要具有较强的功能和较大的存储容量,整个存储器分为许多测试通道,每个通道对应一个I/O引脚。

设计实例

在本设计实例中,假定目标测试装置共512个通道,分为8组,每组64个。每组存储器容量为64Mb,任何一组最大可以处理4个扫描链路。

当采用多个扫描链路配置时,ASIC硬件测试装置常常配置为与偶数个扫描链路协同工作。在本设计实例中,要使用2,500个ATPG模式以达到期望值为95%的故障覆盖率。如果采用单个扫描链路,测试装置存储器深度要满足如下条件:

1个扫描链路=(2,500模式)×(50,000负载/模式)=125Mb。

这个条件大概是测试装置内存容量的两倍。设采用2个扫描链路,则负载数将减少,内存容量也将减少一半:

2个扫描链路=(2,500模式)×(25,000负载/模式)=62.5Mb/链路(总共125M)。

增加2个链路可使每个链路的内存需求减半,但整个内存需求不变。因为62.5MB内存与测试装置组64Mb的极限相距太近,电路的任何变化都将使ATPG向量超出规定极限,所以需要更为灵活的解决方案。

要优化扫描链路装置,应当充分利用其它可用引脚,将其与硬件测试设置规则结合起来使测试装置对内存的需求最少。创建16个扫描链路需要33个引脚:扫描输入和输出各需16个,另外1个用于对所有链路的扫描使能。扫描链路可平均分配,共有8组测试装置,每组2个链路,以减少内存需求:

16个扫描链路=(2,500 模式)×(3,125 负载/模式)=7.8125Mb/链路(总共125M)。

至此,成功地减少了ATPG向量的内存需求,为目标硬件测试装置腾出相当大的存储空间。由于每个模式装载速度加快,因而大大减少了整个测试时间。测试装置对内存需求的最小化还增大了复用测试装置的灵活性。通过将DFT扫描方法与复用测试装置的要求相匹配,ASIC供应商能在测试过程较好地规划设计时间以避免潜在的设计延迟。

此外,要考虑扫描链路设置对ASIC设计的影响。在分配扫描链路的引脚时,需要考虑与每个ASIC有关的设计因素,例如怎样保证信号的完整性？要不要将信号组与扫描引脚分离？是否要为特定信号分配具体的引脚以确保满足印制电路板排板的要求？要保证这些信号引脚不跟扫描链路引脚发生冲突,要始终牢记测试不能损害设计的完整性。

PCB测试的考虑

对包含ASIC的电路板,PCB测试的方法之一是利用参数化异或逻辑树。简单的参数化异或逻辑树对包括双向引脚在内的所有ASIC输入进行连通性测试(图3)。

实现异或逻辑树需要额外的基本测试输出引脚TESTOUT。异或逻辑树门连接在一起,每个门的输出作为下一个门的输入。第一个输入接到高电平Vdd,最后一个输出是TESTOUT。在ASIC输入中输入滑动“0”(walking zero)模式。所有输入的初值设置为逻辑“1”,然后逻辑“0”依次在每个输入中“滑动”,其它输入仍保持为逻辑1。该模式的最终结果是在TESTOUT引脚上观察到的交替“1”和“0”。如果观察不到交替“1/0”模式,则表示相应模式区域的输入引脚与ASIC对应邦定区域焊盘之间存在连通性故障。

在所有输出上应用双向缓冲器可测试所有的ASIC I/O的连通性,通过在异或逻辑树测试中将双向缓冲器设定为“输入模式”可以实现该测试。有必要利用单个基本输入引脚将双向缓冲器设置为三态,在测试中要把双向缓冲器设置为输入模式。要强调的是其它边界扫描方法也可以解决PCB的可测试性问题。

在ASIC设计的过程中,高效的可测性设计离不开项目初期测试工程师的连续参与,此外,还需要技术专家密切配合以及对实践经验的认真吸取。持续关注可测性设计的细节,可以提高工程设计成功的可能性,所花费的时间也是值得的。高度可测试ASIC产品的研制成功离不开设计和测试团队的共同努力。

[Integrated System Design ]

作者简介:Paul Yohannes是LSI Logic的子公司Mint Technology公司的高级可测性设计工程师,负责ASIC设计中DFT的解决方案,拥有23年的ASIC设计经验。