随着抖动技术规范成为比较接口IC的常用标准,市场上出现了数种能够总括每个器件的抖动性能的技术。其中之一是抖动转移曲线(Jitter Transfer Function；JTF)技术。通过记录一个包含锁相环路(PLL)器件的JTF数据,能为设计人员提供不同抖动频率的性能总括,如抖动带宽,显示了器件的衰减或放大抖动区域。本文将讨论测量这种函数曲线的技术,并主要解构JTF曲线的斜率和峰值含义。我们将在实验室环境下分析一个含有PLL和低压差分信号(LVDS)器件的串行器解串器(SERDES)对,并最终得出详细的JTF。同时,还会分析不同的抖动种类。通过JTF和相关的抖动性能详解,设计人员可以对供应商提供的IC进行抖动比较,并在设计IC时仍将其抖动带宽作为考虑。
PLL特性
PLL是用来为SERDES对提供精确时序的器件。它是器件的内在电路,需要依据输入时钟频率进行锁定,生成正确的倍增系数,并维持最少抖动的输出。使用PLL的原因是假如输入信号的边沿位置或周期发生细微变化,其固有的反馈路径能够进行不断的修正。由于高时钟速率在现今的设计中屡见不鲜,PLL的使用也越来越多。对于串行器来说,提供1.25GHz时钟频率并维持高精度的器件至器件的时间偏差是不可行的。PLL反馈回路会不断对照源系统时钟修正自身的频率；而在串行器中,这个时钟源即TTL输入数据的频率。
所有SERDES PLL都有一个输入频率(通常为CLKIN引脚),由TTL数据速率设定,还有一个必须与该输入频率同步的内核频率。该内核频率负责时序的串行处理。如果PLL不运行,就不能进行数据压缩。锁相环前端使用一个相位检测器,用以确定相位的变相差值。这数值通常用于输入滤波器,以控制发送给压控振荡器(VCO)的电压。VCO接受这个电平后,会根据模拟输入修改其方波环接频率。之后,“分频”转移功能会负责CLKIN至PLL频率的最终比率。图1给出了PLL的事件序列。
对于PLL的运作有几个关键因素需要注意:在串行器和解串器之间的锁定所需的时间、功耗、各反馈回路修正因子的分辨率,以及抖动对电路的影响。由于这些性能因素的混合,由两家IC厂家所提供明显相同的PLL很可能在应用环境中出现极为不同的抖动性能曲线。因此,采用特征曲线来描述每个PLL非常有用,相当于为每个PLL赋予一个DNA值。
最适合比较两个不同供应商的PLL的测试是抖动带宽测试。这种测试所需的设备令测试费用非常昂贵,但测试结果对于在两个或更多供应商之间就具体的PLL设计进行选择和衡量时极为有用,例如在滤波器设计中比较两个电荷泵电路。在介绍该测试前,必须对抖动作出简要的定义。
抖动
当差分信号的频率超过数百MHz时,便要利用测量仪器来评价信号的抖动。这些测量结果通常统称为抖动。抖动可简单地定义为事件实际发生与预定发生时间之差,这些事件通常是描述上升或下降边沿。
抖动可分为几种类型。信号的集合抖动称作整体抖动(TJ),由确定性和随机分量构成。确定性抖动(DJ)是限定的测量数据,可以随时间重复,并在抖动频谱直方图的两个限定峰值间测得。随机抖动(RJ)没有受限,具有高斯(Gaussian)分布特性,即测得的RJ频谱直方图数据会随测量区域采样数的增多而不断扩大。
为什么要讨论PLL的抖动呢？如上所述,TTL输入时钟(TCLK)是PLL的基准输入频率。该频率将分布于整个主板,容易受到可能的EMI干扰,包括开关电源噪声和接地噪声。这会直接影响串行器的内部PLL,进而影响串行流中数据位的布局。TCLK引脚的抖动如何与串行流耦合是由内部PLL的设计控制。也许,评价个别供应商的串行器(或任何PLL)的最好方法是记录JTF曲线。
抖动转移曲线(JTF)
JTF是在给定抖动频率下经PLL放大或过滤的抖动测量结果,即抖动带宽,可为设计人员提供器件的整体抖动性能数据。
进行这种测试的方法很多,以下只是其中之一。测试包括:在TTL的TCLK线施加特定的受控抖动,并测量LVDS时钟输出线的DJ。通常的方法是将抖动幅度设置为数据位周期的一小部分(一般为数据位间隔期的10%),在本测试中为1纳秒。将抖动幅度设置为小于1纳秒是可能的,但需要更精细的输出抖动测量技术。较大的幅度却易于观察和显现特征,特别是使用示波器进行测量时。该测试的目的(图2)是通过记录JTF图形得出PLL的抖动转移特性,而具体的数值并不重要。
在数据采集过程中的修正变量是抖动频率,这是时钟脉冲边沿从-500ps移到+500ps(因为所用的数值为1纳秒)的速率。在图3所示的转移曲线中,正弦抖动被施加于载波频率上。正弦抖动函数描述施加到TCLK之前抖动幅度的变化。这可能是最难产生的信号,但随着新的抖动设备推陈出新,这项工作变得越来越简单和精确。在这个测试中使用抖动发生器DTS550,载波频率为串行器运行所要求的实际TTL频率,在SERDES器件中通常为40MHz至120MHz。正弦抖动会利用抖动发生器迭加在该载波频率上。在选择抖动频率测量数据的分辨率时,请注意曲线图的X频率轴采用了对数刻度。图3所示为由10kHz起始和5MHz终结抖动频率的测量图形。通常,最大频率都会由抖动发生器的上限设定。
图3中JTF曲线所示为器件在3种载波频率下采集的数据。从图形的左面开始,可以看出给器件施加1纳秒的抖动后,输出有明显变化。这表明PLL能够追踪低频抖动,即是说该抖动在PLL的带宽范围内。随着抖动频率增加,PLL的输出抖动会随温和的PLL相位幅度而逐渐增加至峰值。因此,对于这个频率的抖动,PLL实际上是增加了抖动。比较两个串行器时,具有最低峰值和最小带宽的器件通常会转移最低的整体抖动。波形曲线从峰值降到最终水平的速率也很重要,因为它是决定带宽的重要因素。此外,斜率越陡,越能减弱高频抖动器件。在极高的抖动频率下,波形的最终静止点可视为PLL设计的固有抖动。随着载波频率升高,主要的PLL抖动降低,但在较高的载波频率下,PLL固有抖动和时钟频率的乘积可能增大。峰值间的偏移是抖动频率和PLL频率之间的相位偏差。因此,在器件的工作频率下进行初步的抖动测试和评估是很重要的。
本文总结
PLL是当今PCB高时钟速率设计中一项灵敏和必需的工具。对于成本要求严格的设计,没有经费进行冗长的硬件开发,详尽的时钟信号分析可以简单地通过降低时间信号抖动,带来更高的吞吐量。此举可缩减时序调整支出,提供较大的窗口传输数据。在评估抖动转移曲线时,需注意主要峰值产生的频率,该频率促使PLL的抖动达到最大。从图3中可以看到,在300kHz到600kHz范围内的抖动被放大。我们可以绘制在Vcc施加受控噪声/抖动的PLL抖动转移曲线,从而获取更多知识,扩展有关的数据。抖动转移曲线的测量能够为工程师,包括PLL设计人员和组件筛选小组,提供协助,透过建立精确的JTF测试计划大幅降低设计或筛选过程中的风险。
作者:Edmund H Suckow
集成电路部高级工程师
飞兆半导体公司
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