DSP广泛应用于许多小型移动产品中,并成为其必不可少的部分,最新一代DSP必须具有极低功耗从而最大程度延长电池寿命并减小芯片尺寸。本文以两个公司之间的合作为案例,说明多个IP供应商与代工供应商的合作以及交流对DSP芯片项目的开发成功起到至关重要的作用。
Randy Wayland
Nurlogic Design Inc.
Todd Schneider
Dspfactory Ltd.
近几年中,功能强大和密集型的数字信号处理器(DSP)已广泛应用于当前许多小型移动产品中,并成为其必不可少的部分。这些使用广泛的小型移动产品包括蜂窝电话、手持PDA、寻呼机和助听器等。要满足此类微型产品的设计要求,最新一代DSP必须具有极低功耗从而最大程度延长电池寿命和减小产品尺寸。此外,不断增长的竞争压力和越来越短的产品上市周期要求迅速开发并优化新型专用的DSP设计以满足特定应用环境的要求。实际上,系统级设计商正在期盼其DSP合作伙伴能够提供高性能、多功能和可编程性极高而器件尺寸和功率极小的DSP设计。
对于DSP器件设计商而言,要迎接这些不断升级的挑战就必须将多种新型芯片级DSP体系结构结合起来,同时要继续快速地转向技术要求最高的深亚微米半导体制造工艺。要成功地设计微型DSP,除了需要大量的DSP设计专业知识和应用知识之外,还高度依赖于对第三方知识产权(IP)设计组件的利用效率,这些设计组件已预先优化以便利用前沿的制造工艺。
本文介绍Dspfactory公司DSP设计小组与Nurlogic Design公司紧密合作设计超低功耗IP组件进而设计出微型超低功率DSP器件的过程,此外,还探讨了对项目成功至关重要的公司间合作(如Dspfactory、Nurlogic以及多个IP和代工供应商之间的合作)和交流问题。
设计目标以及面临的挑战
设计目标是在一个单片上构建一个完全由软件实现的可编程DSP系统,它能够用于从耳内助听器到低功率无线、语音处理、汽车感应/控制电路以及其它对DSP有特殊要求的微型系统等多方面。为满足这多种最终方案中极为不同的应用需求,微型DSP系统也需适应多种环境和工作条件。
例如,耳内助听器要求外形极小以便整个系统能够完全置于耳道内。极低的工作功率是延长此系统电池寿命的关键所在。并且由于该产品是单电池供电,因此工作电压必须极低,这非常重要。此外,这种器件必须能够承受制造和安装过程中近2.5kV的静电放电。而无线产品可能要求其DSP器件在温度高至85°C的情况下还能可靠工作。
为满足耳内助听器的低功耗和散热要求,工作电压将设为0.9V,并采用0.18μm制造工艺来实现小尺寸目标。但是,工作电压为0.9V的系统要保持同步性能和可靠性并在高达85°C的条件下仍然可靠工作就会更困难。
构建体系
尽管深亚微米制造技术使在极小的裸片尺寸内实现高级DSP算法成为可能,但在最小空间及功率优化设计的初期就应该高度注重体系的划分,同时尽可能保证系统的灵活性和性能。
Dspfactory的芯片级DSP系统设计是围绕三个主要组件构建的:一个是加权叠加式(WOLA)滤波器组协处理器,一个是16位Harvard DSP内核,最后一个是高度集成输入输出(I/O)处理器。为使系统具有最大程度的灵活性,WOLA和DSP内核都能访问I/O处理器,并可通过一个共享RAM接口直接通信。I/O处理器能够有效处理此DSP系统和片外A/D和D/A子系统之间的所有外部数据流。对外部EEPROM的独立接口可用来优化指定配置的软件可编程性。
将具灵活性的WOLA并入基本体系中有助于提高配置灵活性和使工作功率最小化,其原因有两点:一是已进行滤波优化的信号处理体系本来就比一般体系所消耗的功率少,所以功耗会最大程度地降低；二是滤波器组对更小内存结构的更有效利用将使整个芯片尺寸减小。
微型信号处理应用的一个关键指标是处理过程所需要的功耗,它通常采用微焦(micro-Joules)/快速傅里叶(FFT)运算来表示。大量的实验分析显示,在考虑功耗的情况下,如用在Dspfactory设计中的已实现WOLA的性能是专用FFT DSP性能的4.5倍。大多数DSP算法都能够嵌入在小尺寸硬件WOLA更易处理的滤波件中。频域处理环境下WOLA滤波器组能够直接进行的各种信号处理功能包括:动态范围压缩、降低噪声、子带编码、语音检测和回波相消。这种可编程灵活性使DSP系统适用于多种耳内助听器,甚至能使每个系统根据用户特定的听力矫正要求进行调整。
I/O处理器中含有一个能进行系统所有前后处理(内插和抽取滤波)的接口模块,同时使功率和裸片尺寸都为最小。此I/O处理器是一个基于模块的DMA控制器,它同WOLA滤波器组紧密结合在一起。输入信号存储在环形FIFO中,并对每个信息块进行WOLA分析转换处理。模块浮点BFP(block floating point)计算单元用于扩大动态范围和降低量化误差,它提高了WOLA信噪比,同时使计算复杂度和功率都为最低。
一般DSP内核通过存储在共享RAM中的数据才能对复杂频谱进行有效分析,此系统设计操作WOLA中的数据块仅在必要时才中断DSP内核,一旦DSP内核不需进行频谱分析计算,它就能转换到低功耗的睡眠状态,因此大大降低了功耗。
充分利用IP和团队合作
最初,片上DSP设计采用0.35μm CMOS五层金属技术。但最终可用设计的开发要求设计全面转向采用更小的制造技术。
尽管0.18μm CMOS四层金属技术是最可行的实现工艺,但目前用到的标准制造技术是指1.8V技术,低功率处理仅指1.5V技术。为实现超低功率目标,系统的每个方面都需要采用0.18μm工艺实现,并确实采用0.9V的工作电压。
为在最短时间内实现这种极具挑战性的新型DSP设计,Dspfactory公司采用了一种多厂商开发过程,它引入了旨在优化设计特定部分的专利IP方案。
为完成多学科的合作以及增长内部DSP算法知识,Dspfactory同Nurlogic合作进行过程优化I/O逻辑和标准单元IP以及混合信号集成的研究。为提供低功率嵌入式存储器IP方案,小组成员公司也包括Virage Logic。选择IP合作方的关键要求是合作方具有0.18μm的已验证硅片IP,并且这种IP已经证明能在0.9V下工作,符合Dspfactory的指定条件。
由于设计组件之间需要精密配合,并且对功率和裸片尺寸有严格要求,所以全部合作方都必须作为一个团队来工作以确保器件功能和片上资源的最佳协调。例如,让器件拥有更多的内存会全面提高系统的可编程性和灵活性,但是内存的增加会占去可用于其他功能的裸片空间。除了能对其他片上体系元件进行紧密集成,Nurlogic对超低功率I/O设计及大量标准单元库的深入研究也是其能够实现I/O处理器体系目标的关键。
当使用标准单元库并试图在0.9V电压下设计芯片,就要不断在单元可用性及其低电压性能可靠性之间进行权衡。 维持充分大的单元库对于实现总功率和裸片尺寸目标又不降低系统功能是非常重要的。Nurlogic的工作紧密围绕此设计目标,它可向Dspfactory提供800多个能完全在0.9V电压下工作的单元,从而为实现最优合成、最佳密度和最优性能提供了一种极为可行的方法。同时顺序逻辑(sequential logic)也应给予特别关注,由于采用低电压设计,顺序逻辑更易产生后稳定性(meta-stability)问题。考虑到这些顺序逻辑问题,应专门进行修改并重新表征某些标准单元以避免同步和稳定性问题。
此外,要确保核心标准单元在0.9V下能可靠工作,同时保证I/O结构既能在0.9V下工作又能承受高达2.5kV的静电放电。通过表征和实现0.9V下的I/O逻辑同时充分利用代工厂的0.18μm工艺中的通用器件,合作团队能最大程度降低终端产品的总制造成本。为实现Dspfactory的裸片尺寸目标,Nurlogic还修改了I/O单元的长宽比以支持更紧密的集成。
内核逻辑、I/O以及嵌入式存储功能的交叉集成需要小组成员在整个设计过程中不断进行交流,其中包括常规的每周设计评审电话会议以及所有小组成员每天的工作交流。由于此类项目上市时间非常重要,所以为求全面成功,IP销售商和IP集成商之间必须紧密合作。整个交流和合作过程实际上都是通过电子数据交换方式进行的,极少进行面对面的接触。
妥善处理集成和实现过程就能迅速同Nurlogic标准单元、I/O以及已同Virage Logic嵌入存储结构集成的混合信号库匹配。交叉共享IP库元件对推动整个设计进程,以及解决不同专利设计组件的合并问题都极为重要。对IP组件的集成在解决哪个IP组件将使用哪些层以及如何在物理上进行组合之类的后实现问题上特别重要。
通过与代工方TSMC紧密合作,设计小组能实现和集成该DSP系统体系的所有部分,并且整个设计的工作电压都为0.9V。由于此项目采用了TSMC的0.18μm CMOS工艺,因而所有成员的不断交流就特别重要。
本文总结
在开发过程结束时,样片在0.9V电压下通过测试,因而整个设计被证明是成功的,并已准备用在整个产品中。整个单芯片系统是在一个尺寸小于10mm2的0.18μm裸片上实现的。成品DSP芯片集成系统的开发时间要求短于8个月,并要达到芯片工作电压为小于或等于0.9V的超低功率目标。这些新型超低功率DSP系统为下一代高级耳内可编程助听器奠定了基础。他们也打开了无线、汽车和消费领域中多种微型语音处理和语音识别的应用之门。
通过将内部设计技术同第三方IP结合起来,这些新型片上DSP系统为系统级设计商提供可配置性和可编程性,同时最大程度降低了系统尺寸和使用功率。
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