Cadence设计系统公司发布了一种用于无线和消费电子系统级(SoC)芯片设计的验证成套工具。其目标是使工程师以较小的风险和部署努力而采用先进的验证技术,并满足上市时间的要求。Cadence的SoC Functional Verification Kit(功能验证成套工具)把模块级验证扩展到芯片和系统级的先进验证,并包含用于实现和管理的自动化方法。该成套工具提供完整的实例验证规划、事务级和精确到周期的模型、设计及验证IP、脚本和库,所有这些都在一个无线领域的典型设计上进行了验证,并通过适用性咨询交付使用。
该成套工具包含的适用性咨询为执行可预测和可重复的模块、群、整个芯片和SoC的验证提供完整和互动的指南,从而使设计团队能够快速和方便地采用Cadence的Incisive Plan-To-Closure Methodology(规划到收敛方法学)。
Cadence最近把各种工具、IP、方法和咨询等功能包装到一个可交付使用的成套工具之中,并形成了一个产品家族,其目的是使之成为客户的伙伴,从而有助于解决困难的设计和验证问题。这个成套工具解决了工程师在设计和验证SoC设计过程中所面临的关键挑战,确保对设计进行全面的验证,使再利用成为可能,并管理当今SoC设计中典型的低功耗模式,此外,还确保独立于硬件的软件覆盖并在非常严格的上市时间表要求的时间被完成验证。
Cadence的Incisive Plan-To-Closure Methodology工具将支持今年第四季度发布的开放验证方法学(OVM)工具,OVM基于Cadence的Incisive Plan-To-Closure URM模型和明导公司的先进验证方法学(AVM)模快。
京公网安备 11011202001138号
