不久前在美国San Jose参加了2004 EDA TECH FORUM以及Mentor Graphics(明导)举办的编辑和分析师日。
随着半导体工业进入纳米时代,MFD(Manufacturing for Test)的概念开始引起业界的广泛关注,制造端的反馈数据成为保证高良品率的一个关键因素,而从EDA厂商的角度来看,提供功能更强大的DFM(Design for manufacturing)工具已经进入了一个必然的阶段；同时,ASIC、ASSP、FPGA/PLD力量的不断变化对EDA产业将产生深远的影响,平台设计的方式开始成为电子工业广泛适用的趋势。
分析EDA工具的市场需求,亚洲(以台湾地区、韩国和中国为代表)已成为增长最快的地区,但美国,日本和欧洲部分国家仍然是EDA工具消费的第一梯队。
DFM成为纳米时代IC设计的重点
纳米技术和百万门时代将改变IC设计方式,DFM(可制造性设计)成为其中的重中之重。
明导在会议期间隆重推出了集成了新DFM技术的Calibre设计至硅片平台工具,包括新增的三个功能套件Calibre Transition、Measure和Analyze,来满足日益严格的DFM要求,以及设计和制造之间的复杂交接要求,并提供平台中所有工具之间的所有交互和数据共享功能。
“可制造性设计并不是新出现的事物,只是纳米级技术引起的良品率问题得到了空前的重视,”明导咨讯公司设计到芯片事业部副总裁兼总经理Joseph Sawicki表示。“在过去数年间,可制造性设计(主要是分辨率增强技术)一直是保证良品率的关键。现在,EDA业界必须采用新的技术、对现有工具做出重大改进,并在设计和制造之间建立更具鲁棒性的通信链路才能获得更高的良品率。”
扩展的Calibre设计到芯片平台已经包含能够满足各种DFM要求的功能。为了评估由过孔问题引起的良品率下降,可以利用DFM Transition提供的功能确定层引起的过孔变化和过孔数量,分析相应的过孔统计数据,决定版图质量并自动插入所需的过孔。为了满足并适应新的代工厂DFM规则,可以用DFM Measure帮助用户判断设计与代工厂推荐的DFM规则之间的接续程度,并在面积和单元方面为整个芯片提供关系统计数据。DFM Analyze将DFM规则优先级和严重程度与以区域或单元划分的统计事件信息整合在了一起。
明导目前正在与一些高级用户合作开发新增的DFM功能,以满足蚀刻验证等领域的要求。蚀刻验证技术可以向设计师显示制造工艺的内在变化如何破坏版图的最终图像。另外一个正在开发的领域是性能良品率分析,该功能可以用来确认哪个性能最容易引起故障,并评估该风险的相对影响程度,从而有助于设计师利用该信息开发出更具鲁棒性的设计以及更能反映性能的测试方法。此外,明导公司正准备引入制造整合程序(MII),该程序允许掩膜和晶圆检查设备利用Calibre设计到芯片平台,并根据对芯片版图及其与工艺交互的理解导出更明智的度量机制。
纳米技术的出现要求EDA业界及时创新技术,以便允许设计师在设计、验证、出带和测试过程的每个阶段充分考虑和优化制造性内容。综合、布局布线、单元设计、寄生抽取、物理验证和晶圆测试都功能都会涉及。
由于每个新的工艺节点都会进一步加剧良品率问题,因此将新工艺的良品率水平提升到可接受程度的时间也在不断增长。在设计和采用一种DFM技术之前,理解良品率缺陷类型和各自对制造商开发过程中的校正和分析方法的影响是非常重要的。这些缺陷种类包括随机的(一般与微粒缺陷有关)、系统的(由工艺或蚀刻设备引起的)和参数化的类型(最终导致器件物理和互连效应的时序或其它故障)。虽然受限于缺陷的良品率仍存在,但已经逐步被受限于性能的良品率所替代,也就是说,由于几何尺寸的缩小,大部分故障是由性能引起的。
总体上来看,IC设计与制造在进入纳米时代后已成为密不可分的一个整体,将成为前向设计与制造数据反馈相互融合的一个更加复杂的过程。这是一个“你看到的,但并不是你得到的”时代。
验证工具在不断强化
“验证和测试仍然是IC和ASIC芯片整个流程中的主要部分,占据了约46%的时间,而设计过程占据的时间只有34%。”明导副总裁和总经理Robert Hum表示,“我们可以清晰地看到这几年来设计能力与验证能力之间的距离在不断拉大,工程师们正在寻找能够提高良品率的解决方案,诸如断言、静态分析、功能覆盖等。”
针对这些挑战,明导推出了可扩展验证平台解决方案,新版ModelSim 6.0。该工具采用了明导于今年6月份并购的称为O-In公司的断言技术,来扩展功能验证方法,包括断言验证、功能覆盖和功能驱动等。
明导的可扩展验证解决方案以ModelSim仿真环境为中心,并支持Verilog2001、VHDL、PSL、System C和System Verilog。
作为新版验证工具的主要特点,基于断言的验证可以使测试工程师更加容易地对一种设计进行测试以确保该设计符合功能技术要求。仿真器包括的功能覆盖功能可以使工程师有效地跟踪他们的验证结果,而将断言与功能覆盖结合在一起就可以进行覆盖驱动的验证,这时,就可以利用测试的反馈结果为后续的测试确定目标。
“仿真并不总是足够的,例如一些逻辑功能无法单独采用仿真来验证而需要形式分析工具,”Hum表示,“明导的策略是由仿真技术向验证自动化发展。”
未来的发展机遇
“嵌入式软件、基于C的设计语言、线束设计和纳米工艺下的DFT将成为未来的新兴市场。”明导主席和CEO Walden C. Rhines博士在会上表示。
嵌入式软件开发是系统设计中快速成长的部分。在0.13um 4百万门的设计中,硬件和软件各占约50%,其中软件成本约1千万美元,但在90nm 8千万门的设计中,软件比例将超过50%,而成本则上升到超过3千万美元。“电子产品将是一个硬件和软件的综合体,而软件则是创造产品特性的主要因素。”Rhines强调。
基于C的设计语言已经有10多年的历史,其优势在于可以将系统与硬件相互关连起来,自动快速生成RTL,并允许进行结构化和接口分析。向系统级设计的趋势将加速基于C设计语言的发展。
线束设计是指在越来越密集的PCB板设计中,如何有序地管理线束布局成为系统设计的关键之一,也需要更强大的EDA工具支持。纳米时代技术的特殊性使器件更容易产生越迁和桥接等故障,这些新的故障模式需要新的故障模型,新型高速DFT(Design for Testing)工具成为保证芯片质量、降低测试成本的关键技术。
针对上述新兴市场,明导分别推出了Nucleus软件开发平台、Catapult C综合工具、Capital系统工具,以及一系列DFT工具。
ASIC、ASSP、FPGA/PLD格局在发生变化
按照Gartner Dataquest的最新调查结果显示,尽管2004年ASSP、ASIC和FPGA/PLD器件的全球销售额分别是500、200和30亿美元,但2003至2008年的复合增长率FPGA/PLD则为最高,达到19.2%,而ASIC和ASSP则分别为11.3%和9.0%。2002年至2004年三种器件类型的增长比例见表1。
从全球整体趋势上看,从事ASIC设计的数量在逐年降低,ASSP呈现相对稳定的状态,而基于阵列的半导体器件从2003年开始持续增长。“面市时间的压力以及降低器件成本的要求使得ASIC的设计成本必须不断下降,”Gartner Dataquest的EDA分析师Bryan Lewis在EDA TECH FORUM上表示,“平台设计将是一个在电子工业中广泛适用的趋势。”
从Gartner提供的调查数据上来看,基于平台的ASIC器件的销售额呈现快速增长的情况(图1)。
半导体IP、FPGA、ASIC、系统设计和软件成为日益重要的部分,而从器件工艺的情况上分析,在2005年0.18、0.13和0.65um将分别占据19.9%、40.7%和7.7%的比例,0.13um成为主流工艺。
目前,部分FPGA已经达到上千个管脚。调查显示41%的FPGA管脚数已超过500,这对系统设计工具提出了更高的要求。明导推出了集成化的设计流程,将FPGA和PCB设计流程结合在一起,使管脚排列可由FPGA工程师和/或PCB工程师完成。
作者:张毓波
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