冰山横亘,IC设计师面临“泰坦尼克式”挑战

日前在美国加州举行的设计自动化研讨会(DAC)上,参与一个特别小组讨论的人士称,纳米IC设计师正快速穿越“未知水域”,面临着与可变性、可靠性、功率及方法论有关的“冰山”。

在题为《泰坦尼克号,因何误入歧途》的研讨会上,四位设计师概括了具有挑战性的问题,并提供了一些解决方案。他们讨论的这些问题,采用现有的IC设计工具和方法论,总体上还无法解决。

IBM微电子公司ASIC策略和结构部高级技术专家Paul Zuchowski谈到了由金属变化而引起的保持时间(hold time)错误,而这是芯片的“真正杀手”。在这个例子里,芯片设计师认为他们构建了一个零偏移的时钟树。然而,毗邻平面的金属RC变化引起微小的保持时间偏移。“ASIC设计流程无法发现这个问题。”

Zuchowski观察到,传统的ASIC流程不能分析不同工艺下的金属层效应,而假定所有金属层要不“快”要不“慢”。然而,他指出,氧化物只有6到8原子厚,而仅仅1个原子高的缺陷可以引起33%的变化。

为了运行一个9层金属的最坏情况边界分析,设计师得运行29次时序分析,还不包括温度和电压变化。为了解决这一问题,IBM研制出“变量识别时序”工具,据称能同时运行数千次边界分析。

飞思卡尔半导体(Freescale Semiconductor)库及存储器设计经理Claude Moughani没有经历过“泰坦尼克”式的灾难,但他就可靠性提出警告。他指出芯片“老化”是由多重效应引起的,在IC产品生命周期中能不断引发故障,如载流子注入(carrier injection)和负偏压温度不稳定等。

此外,一个新问题必须考虑,即老化(age-dependent)关键路径重定序,该问题非常复杂,因为无法预测关键路径的时间零点(time zero)。Moughani对此指出,需要更精确的老化效应和零时间建模,以及能模拟与老化无关的关键路径重排的时序收敛流程。

IBM微电子高级技术专家Stephen Posluszny则介绍了关于Cell处理器功率效率的设计,并且探讨了为该项目研制的专用周期精确功率估计工具。Cell处理器设计采用多核架构,包含“深管线(deep pipeline)”、大型共享寄存文件和软件控制分支。此外,该设计还采用多项闭锁(latch)拓扑结构,以优化区域、功率和频率。

此外,AMD的院士Ward Vercruysse也在会议上详细阐述了有关方法论上的失误。他指出了其中存在的诸多问题。

“首要问题是设计小组从根本上就是盲目航行。”另一个问题是“失去对船的控制。”这种情况在不清楚如何改变输入以获得期望的输出时发生。当太多人被牵涉到每一次设计迭代时,在错误的级别制定决策,就会发生其它问题,他指出。