从技术的角度看,65纳米设计并不难,但它将改变整个半导体工业的商业布局,挑起“竞争性的重新重合(re-aggregation),”Gartner Dataquest首席EDA分析师Gary Smith表示。
在日前举行的Gartner Dataquest半导体产业简报会上,Smith表示,半导体供应商必须设计完整的系统,包括嵌入软件,并且转向电子系统级(ESL)设计。可制造性设计(DFM)的利害关系可能令客户自有工具模式走向末路,并将代工厂转变为ASIC供应商。
“与大众看法相反,65纳米设计比我们想象的要容易得多,”Smith说道。“它将大幅改变半导体的商业布局。”
半导体供应商将被迫提升设计产能,以对付竞争压力,或者调低设计产能以应付成本压力。由于在二十世纪九十年代公司进行了太多的分拆解体,重新整合的浪潮正在涌来,他表示。
对于系统级芯片(SoC)设计,嵌入软件成为主要的竞争设计部分。对于EDA供应商,这是一兵家必争之地。“软件是迄今我们设计中面临的首要问题。”
在65纳米时代,业界会在后GDSII(post-GDSII)DFM设计上注入大量心血。由于需要分辨率增强技术,半导体设计公司将考虑把掩膜制造引回到公司内部,他表示。更进一步,对于DFM版图,紧凑的工艺模型绝对必要,但代工厂只会将它们交给少数几家信得过的主要客户。
由于缺乏安全紧凑的工艺模型、IC版图将被带回到公司内部,昭示着COT模式的终结。他指出,代工厂将开始为客户提供“类似于ASIC”的商业模式,并且一些“上层主流”公司已停止做IC版图,而把设计停止流片终止到门级网表。这些公司需要考虑的是移交RTL。
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