与目前的业界趋势相反,芯片设计并非总有必要转移到最先进的工艺技术上实现。为什么呢？因为在晶体管级的优化工作可以显著提高设计性能。例如,在0.13微米工艺中,这有可能使性能提高70%以上。在过去几年,由于业界迫不及待地引入最先进的工艺技术,因而许多设计的性能都存在很大的改进空间。
新工艺技术带来不稳定且复杂的设计规则,并导致制造与掩模成本上涨。仅130nm设计的掩模成本就高达75万美元；而在90nm阶段,这个数字将超过100万美元。因此,新工艺(90nm) 迈向主流生产技术的步伐非常缓慢。现在有许多基于90nm工艺的原型器件正在进行验证工作,但其中只有非常少的芯片将会投入量产。
新工艺推广速度慢的后果是高缺陷密度和低良品率,更不用说与信号完整性和电源管理相关的巨大挑战。90nm设计的总体开发成本可能会高达1,000万美元,这使该技术很难用于中等批量的设计。
显然,采用最先进的工艺技术不仅代价高昂,而且风险很大。那么,如何才能避免这些缺点呢？工程师们能够基于目前的工艺获得更高的性能并规避技术过渡的风险吗？
如果他们过多地考虑更低的抽象级,这将致使设计团队的规模急剧扩大。而随着设计团队的扩张,管理这类项目的复杂度将相应提高。更庞大的设计团队还将导致生产效率降低。那么,需要多少名具备知识与经验的工程师来实现晶体管级的设计才比较合适呢？
随着设计规模的扩大,设计师通常需要在更高的抽象级上进行设计。晶体管级的电路设计正在被逐步淘汰。越来越多的硬件工程师开始学习软件工程技巧。在这种环境下,如何才能实现非常重要的晶体管级优化呢？
在130nm阶段,诸如英特尔、IBM和AMD等大公司能够利用手工的晶体管级设计优化来跨越1GHz障碍。但迄今为止,有多少ASIC设计已经跨越这道时钟速度的门槛呢？由于这个级别的设计优化能够减少晶体管数量,从而可以提高芯片性能、改善裸片面积,并有效降低功耗。这听起来很棒,但如何才能实现呢？
解决方案必须是全自动化的工具,它们不仅能识别关键路径、在晶体管级重新设计性能瓶颈,而且还提供在更高抽象级验证设计所需的所有模型。
在模块级,传统上为了获得最大的系统性能和最小的硅片面积而需由手工完成的设计工作已经在今天的工具和方法中实现自动化。综合、布局和布线以及提取和分析等方法相结合,形成了有效的解决方案。这种方法已经成为大多数ASIC设计的基础。
这种方法的问题在于它不能延伸至晶体管级的设计。但只有在晶体管级,我们才能从给定的工艺中获得最大的性能和面积效率。在晶体管级的工作一直是由人工完成,几乎不存在自动化的方法。
我们需要一种设计方法,能够受益于晶体管级设计, 从而使ASIC设计变得容易,并具有可预测性。这种策略能够降低向下一代先进工艺过渡所带来的风险和高昂代价。
自动化的晶体管级优化工作能够减少开销负担和设计团队的规模。工程师可以按照ASIC的进度表完成一个设计的优化,并有可能将设计性能提高20%到70%。更重要的是,这种方法不仅能够受益于更新的技术,而且能规避向最新技术转移的风险。
要想创造成功的商业产品,最大的压力是要以最低的成本提供最高的性能。而过快地转移到下一代工艺技术未必总是正确的答案。
作者: Sharonn Zohar
总裁兼首席执行官
Sycon设计公司
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