随着信号速率迅速逼近数千兆赫兹,工程师们急需新的信号完整性解决方案。近日于美国举行的DesignCon会议上,研究人员甚至透露下一代系统的数据速率将超过20Gbps。
目前,越来越多的系统采用6Gbps串行互连,信号丢失或失真的现象也越来越频繁,设计师无法再用传统方法进行设计或测试。电源和干扰问题也带来了额外的难题。
问题只会日渐恶化。工程师正在开始使用工作在5GHz的PCI Express 2.0,而且还在讨论可能高达8、10或12GHz的3.0标准。此外,光纤通道协会已经在研究8Gbps版本,IEEE则正在研究下一代速率可达100Gbps的以太网。
“曾经是风马牛不相及的三个问题——信号完整性、电源完整性和电磁兼容性,现在开始走到了一起。”Sun微系统公司信号完整性工程师Istvan Novak(DesignCon上两个讨论组的主席)指出,“现在事情变得一团糟,需要我们去仔细梳理,但大多数时候我们又没有足够的数据。”
“几前年,当串行/解串器(串行收发器芯片)出现时,我们认为其很容易设计。”Mentor Graphics公司电路板事业部负责高速工具设计的架构师Ian Dodd表示,“现在我们发现了不少与电路板材料有关的问题。而且人们正在将串行/解串器的速率推向极限,从而引发了更多与材料及电源相关的问题。”
Mentor正在进行一款工具的内部演示,该工具将电源和板材效应作为信号完整性设计的一部分,Dodd补充道。
顺利解决电路板问题
针对目前现状,芯片和电路板制造商呼吁制定一种能够解决信号完整性问题的标准方法。该标准方法可替代写在PCI Express、光纤通道、Infiniband和完全缓冲DIMM等互连规范中的独立、且有时矛盾的信号完整性测试流程。
“现在,不仅每种标准的处理方法不同,而且每个标准组中的各家公司都有自己的方案。”英特尔合作技术部负责管理一个信号研究实验室的Bryan Casper指出。
因此业界呼吁成立一个特别小组,来创建一种日后能被正式标准组织采纳的标准,惠普公司服务器部门研究员Terry Morris表示。“这个标准中需要包含IPC,而且我们需要比PCB组织更快地提出一种解决方案。”Morris说道。
该标准很可能会在矢量网络分析仪中实现,并涉及专业的探测技术,他补充道。在主流电路板上不断出现的信号丢失问题是上述标准化工作的驱动力,Morris认为。
“如果是高端系统,你完全可以通过采用自己的解决方案,并增加一些成本来解决这个难题。”他说,“但现在我们发现,这些问题遍及多数接口以及低端系统。”
“不论我到什么地方,高速系统设计中总会有不同的方法。”Enterasys Networks公司硬件架构师Robert Haller说。Robert目前领导着高速串行设计中的最优方法课题组。
检测芯片的新方式
一项独立的工作希望为测试高速收发器定义一种标准方法。芯片会采纳多种通常是私有的均衡技术,用来在板上发送高速串行信号,即便这些信号有时失真得在传统示波器上都无法验证其存在。
“当信号到达接收器时,我们无法测试兼容性,因为没得到需要认证的对象。”Signal Integrity Software(SiSoft)公司软件产品副总裁Todd Westerhoff表示。在DesignCon上,SiSoft展示了其Quantum Channel Designer工具,该工具可用于设计速率高达5Gbps及以上的串行互连。
目前,芯片制造商经常使用自行开发的软件来创建自己的收发器模型。这样做会让OEM商无法利用多家供应商的芯片建模高速互连。
Cadence设计系统公司正在试图召集业界对一种标准应用编程接口(API)的支持,该接口允许EDA工具和测试设备检测收发器。在DesignCon上,Cadence演示了一款Allegro PCD SI GXL工具,无需知道私有均衡方案的细节,即可利用API接口从IBM 6Gb串行解串器那里得到精确的信号“眼图”。这种方法也能在示波器上使用。
“你看到的是接收器芯片内的眼图。”曾参与设计Cadence首款信号完整性工具的信号完整性咨询师Donald Telian说道,“这样做前无古人,是业界首次使EDA工具和测试仪进行检测功能。”
Cadence的方法要求芯片制造商以动态链接库的形式提供一种可执行文件,从而使工具可以检查芯片的信号数据。这种检查方式不会暴露芯片所采用的私有均衡方法。
SiSoft和Mentor已经表示将支持Cadence的方法,不过这两家公司都要求Cadence对API的某些方面做出修改。在与IBIS高级建模委员会(该委员会正打算建立串行/解串标准)会见之前,Cadence公司PCB部门的产品行销总监Hemant Shah在DesignCon上花了不少时间来努力征募更多芯片和测试公司的支持。
“我们对在我们的工具中增加一种能对复杂均衡技术建模的能力很感兴趣,Cadence的建议正好满足这个需求。”Mentor公司的Dodd指出,“虽然仍有一些细节需要讨论,但它还是有望成为业界标准。”
最后,工具制造商应该编译一本“IC烹饪大全”,详细说明如何建立能与新型API一起工作的模型,Dodd表示。
低功率要求的推进
另外,降低互连功耗的技术可能需要多个尚在计划中的业界标准的帮助。这项工作需要来自电路、芯片和板级设计师间的相互协作。
“协同优化电路和板级互连是目前的主要任务,”DesignCon上一位不愿透露身份的工程师表示,“我们必须这样做,否则当我们采用具成百上千个引脚的芯片时,I/O的功率就会成为系统瓶颈。”
工程师们把1mW/Gbps看作是理想的目标。Rambus公司有望通过新技术创造I/O功耗小至2mW/Gbps的新纪录。
英特尔的工程师为IEEE电路设计会议准备了一篇技术论文,展示一种使功耗低至10mW/Gbps的技术。目前采用PCI Express链路的主流PC,其I/O功耗一般在15-30mW/Gbps之间。
在DesignCon上,工程师也详细阐述了专注于建立20Gbps背板系统和25Gbps串行/解串器研究工作的进展细节。
Amphenol TCS公司的信号完整性工程师Brian Kirk展示了一款传送20Gbps信号的背板,该背板基于IEEE 802.3ap标准中用于10Gb背板以太网的延伸技术。Amphenol的背板采用电镀通孔设计、先进屏蔽技术来减少串扰,采用差分连接器来补偿偏移。该设计采用16层FR4电路板,信噪比不会低于24dB。
“我们的目标是设计一个无需特殊材料或制造工艺的系统。”Kirk表示,“我们确信有能达到20Gbps的基础架构。”
这块背板利用了过孔反钻技术。“现在几乎每个人都将反钻技术看作是一种获得更大带宽的高性价比方案。”Kirk表示。
另外,在LSI Logic公司领导高速串行/解串芯片小组的首席工程师Cathy Ye Liu在数据速率高达25Gbps时,从多种信号与均衡方案中了做出了的折衷。
每使用一种新的工艺节点,都会使串行/解串芯片的数据速率翻倍。今年65nm技术的使用将打开12Gb串行/解串芯片的大门,而45nm节点时还将迎来25Gb的收发器,她表示。
Liu描述了一个混合均衡器,它使用了来自线性和判定反馈器件的技术组合,可获得任何单一技术无法达到的更低功率与更高性能的平衡。
在信号传输技术方面,非归零码最适合12Gb以下的速率,而4级脉冲幅度调制(PAM4)则更适合高达25Gb的速率(虽然PAM4目前还远未成熟),她指出,“我们需要用PAM4技术来降低25Gbps时的信号串扰。”
高速串行/解串芯片可被四个四个地用于目前还在定义中的下一代以太网器件,这些以太网器件的数据速率有望高达100Gbps。
从今年的DesignCon论文中可以得出,均衡方案的最大新亮点是它们不仅被用于接收器还被用于发送器,而且这些技术正在以芯片形式实现。“所有技术都在走进芯片。”Telian表示。
尽管如此,均衡并不是万能良药,各种技术也远未成熟甚至未被充分理解。通过组织会议,工程师们聚在一起共同探索和思考如何应用这些技术,这样现状才会更加明朗。
作者:麦利
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