Xilinx samples 65nm Virtex, but the China local application still need more time
Content: The shift to 65-nanometer design requires a show of might in process technology, circuit design, physical layout and software methodologies, by a cordon of engineering talent whose collective focus is trained on the target.
众所周知,向65nm设计规则的转变意味着逻辑密度和性能的大幅提升,但这并非简单借助摩尔定律就能获取。要顺利实现向65nm节点的过渡,需要在工艺技术、电路设计、物理布局以及软件方法学等方面进行努力。
赛灵思不久前在全球率先推出65纳米Virtex-5平台的FPGA产品,据该公司称,与现有90纳米Virtex-4系列相比,Virtex-5可以实现性能和逻辑密度分别提升30%和65%,同时动态功耗降低35%。正因如此,在赛灵思Virtex-5 LX器件的北京发布会上,一些业内人士认为Virtex-5系列的表现令业界激动。不过,也有人士指出,Virtex-5在其中国本地化应用的过程中,会面临不少挑战,诸如功耗、信号完整性、RocketIO等问题仍是令中国设计者望而却步的几大因素。
调整流程
与任何进行65nm工艺的开发者一样,Virtex-5的设计工程师们需要关注的一个重点,就是工艺可变性。“我们必须以我们所了解的技术可变性来定义模型。”赛灵思先进产品部负责产品开发的副总裁Suresh Menon表示,“我们必须进行随机失配处理,而这是一项建模设计工作。”
“为了将工艺变化考虑在内,有必要对多个工艺拐点(process corner)进行仿真。而这样做则使得对仿真CPU的需求呈指数增长,而同时用于仿真的授权技术和设备也将增加。当考虑所有变化后,65nm节点所需的仿真计算时间要比90nm节点多出5到10倍。”Menon指出。
“从工艺角度来看,”赛灵思半导体技术副总裁David Gitlin介绍,“首先,我们的设计师采用的是基于自组镍硅化物结构的应变硅晶体管,该结构能够实现晶体管快速开关；其次,我们采用三栅极氧化层技术,为用于逻辑核和存储器单元(最薄的氧化物)、互连架构(中等厚度的氧化物)以及FPGA的I/O部分(最厚的氧化物,处理较高的I/O电压)的晶体管进行不同的漏电流/性能优化。第三,我们采用不同的阀值电压,对芯片内不同部分的工作电压进行优化,以降低功耗和漏电流。例如,内核逻辑的工作电压是1.0V。”
为了避免可制造性设计(DFM)的复杂化,在电路设计转化到物理布局和掩膜的过程中对可能出现问题的“热点”进行隔离十分关键,Gitlin指出。为了迎接这一挑战,赛灵思与几家从事DFM的新创公司合作,并采用了它们的一些工具。赛灵思还与东芝及台联电合作定义工艺拐点和DFM规则,以便使这两家代工厂能基于相同的电路数据库制造芯片。
优化的模块和大量的I/O单元
Virtex-5将包含多个专用优化平台。除了最先面世的专为逻辑密集型应用而优化的LX系列,在今年底和明年初,赛灵思还将推出LXT、SXT和FXT系列,分别针对如下目标应用:需要逻辑和高速串行接口的场合、带高速串行端口的数字信号处理、带高速串行接口的嵌入式系统。
LX系列所提供的I/O单元速度最高达1.2Gbps,而LXT、SXT和FXT系列内的高速串行接口能提供高达6Gbps以上的速度。与赛灵思Virtex-4系列中的芯片一样,每款Virtex-5 FPGA都包括逻辑结构、专用的RAM模块、针对DSP算法进行优化的专用但可配置模块,以及大量的I/O单元。
尽管Virtex-5的基本逻辑架构仍然以专为Virtex-4打造的ASMBL为基础,但是通过对设计流程进行模块化处理,Virtex-5的每一个模块都能独立得到优化从而实现最佳性能,赛灵思负责产品开发的副总裁Steve Douglass表示。由于采用了65纳米设计规则和12层金属互连,赛灵思还得以对ASMBL架构进行多项改进,从而使最大的Virtex-5逻辑密度超过了320,000个模块。
ExpressFabric互连结构和12层金属互连可以使Virtex-5利用比Virtex-4更少的逻辑层来实现复杂的逻辑功能,同时还允许利用更少的跳线来连接相邻构建模块。这样可以减少数据路径延迟,并增加时钟速度。
图:6输入LUT提升逻辑效率
Virtex-5 FPGA中的可配置逻辑模块(CLB)所需的芯片面积比Virtex-4中的CLB要少得多,它们整齐地平铺在芯片的逻辑内核中,而8个6输入查找表(LUT)和8个触发器以及额外的逻辑资源则被分组置于每个CLB上。
芯片上的其他模块包括用来支持DSP操作的增强型乘法累加器、双端口BRAM/FIFO存储器(36kb/模块,也可当作两个独立的18kb模块使用),以及能够在高达550MHz频率下工作的时钟管理模块。该BRAM还包括一个64位的错误检查修正(ECC)部分。
增强型DSP模块(DSP48E)基于25x18位的乘法器(Virtex-4使用的是18x18位),并且能够通过级联来提供更大的乘法器位宽。位数的增加对较大型的乘法器而言,意味着较少的串联级数,这样可以带来更高的整体性能和逻辑利用率。
Virtex-5中的时钟信号由时钟管理管道(CMT)模块产生,在LX系列最大规模的产品中,CMT的数量高达六个。每个CMT中包含两个数字时钟管理器(DCM)和一个锁相环(PLL),其中PLL用来驱动全局时钟缓冲器,或被级联用于滤除抖动。这赋予了FPGA最优秀的两类性能:产生精确延迟控制和更好噪声容限的DCM技术,以及用于降低时钟信号抖动的PLL技术。
为了使总线架构的宽度能够随着逻辑密度的增加而增加,在Virtex-5中使用的6输入LUT能够实现如同大型分布式存储器和移位寄存器一样的逻辑。在每一个64位存储片中,LUT支持一个32位的移位寄存器(或两个16位的移位寄存器)。四个移位寄存器能够连接起来形成一个128位的移位寄存器。
与Virtex-4一样,Virtex-5中的可配置SelectI/O缓冲器提供了对该公司第二代ChipSync时序同步技术、数控阻抗(DCI),以及单端和差分信号的支持。该I/O能够在700Mbps单端信号(占空比失真要求不严格时能够增加到800Mbps)和1.25Gbps差分信号下工作。
大量的I/O意味着大量的封装管脚。当大部分的连线导通时,封装中脚位(pinout)架构产生的噪声可能占总噪声的80%左右。Virtex-5中的第二代稀疏锯齿形(Sparse Chevron)封装架构中集成了管脚分布,从而使信号、地和电源管脚规则阵列。
封装中信号、地以及电源数量的比值为8:1:1。既然电源和地管脚可以等效看作是返回信号的电流路径,那么封装有效信号与返回比就为4:1。
Gartner Dataquest的ASIC/FPGA研究分析师Brian Lewis认为:“所有这些举措,不仅稳固了Virtex-5在FPGA领域领先的密度和性能地位,还赋予赛灵思进一步挺进ASIC市场的潜力。如果赛灵思能将该项可投产的设计移植进Virtex-5的低成本EasyPath版本中,情况会更乐观。”
Virtex本地化应用面临挑战
赛灵思在北京隆重宣布开始付运Virtex-5 LX 器件,足见其对中国市场的重视。作为赛灵思在中国的重要客户,大唐移动通信设备有限公司目前正在利用Virtex系列开发面向商用TD-SCDMA基站设备的系统。
该公司北京研发中心的副总经理马卫国表示,下一代基站开发中遇到的最大挑战来自射频(RF)和基带。RF模块面临的挑战主要包括:更多的收发信息通道要求更多的逻辑资源和I/O管脚；应用系统需要符合无线电接口规范；数量众多的信息通路要求在射频收发信息板上进行控制等等。而基带部分的挑战主要有两个:一是密集的信号处理阵列需要很多逻辑资源完成信号处理；二是需要强大的DSP功能,联合检测、关键算法等对累加乘运算能力要求高。马卫国强调,在这样的挑战下,由于Virtex-4可以解决所面临的一些技术难题,并且提供低成本和高性能系统解决方案,所以大唐移动选用了Virtex-4来开发大容量、高密度的下一代基站系统。
对于Virtex-5系列,马卫国认为,新产品在工艺、性能、功耗等方面的提升令业界激动,在工程师最关心的逻辑输入宽度、连接有效性和低延迟方面都进行了改进。他表示,Virtex-5将对系统性能有更好的帮助,大唐移动将在未来产品开发中进一步评估并使用赛灵思的Virtex-5系列。
但是,不少中国本土的系统设计工程师却认为,Virtex-5要想大规模应用,首先需要解决以下问题:一是功耗问题,自赛灵思推出Virtex-4工程样片起,功耗就一直是一个比较严重的问题；二是信号完整性问题,Virtex-5内核电压为1V,而支持的内部逻辑速度以及I/O的速度却非常高,从而增大了信号完整性挑战。三是 RocketIO的挑战,在Virtex-4推出的过程中,FX系列的推出就晚了很多,在Virtex-5的推出过程中,RocketIO的设计会不会再次影响到其他系列的推出,这个问题值得关注；四是PLL的挑战,PLL属于模拟器件,需要干净的电源,否则会影响输出时钟的性能甚至影响到PLL的锁定。
勿庸置疑,Virtex-5的推出是FPGA领域的一个重要里程碑。然而,业内分析人士称,65nm Virtex-5的推出是赛灵思的全球策略,但“不做第一个吃螃蟹的人”则是中国公司的特点,再加上缺少迫切的需求,因此Virtex-5在中国市场的真正推广应用也许仍需时日。
作者:柏大卫、葛立伟、罗翠钦
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