纳米工艺需要满足100DPPM的缺陷率吗？

IC设计界开始质疑缺陷率小于100个器件/百万产品的目标。

考虑到与严格测试基准有关的困难和成本,工程师们怀疑,100个缺陷器件/百万产品(DPPM)的指标对于100nm及以下的设计是否太严格了。事实上,在最近举行的国际测试研讨会上,与会者认为100DPPM的缺陷率只适合于少数一些设计。业界应该重新设置合理的目标,他们表示。

“挑战并不是能否达到100DPPM。它是可以达到的,”LSI Logic公司高级产品工程师Brady Benware表示,“实际的挑战在于第一批原型必须达到这种质量水平,而且不能影响设计周期时间,不能增加测试成本,以保证仍能满足利润目标。”

尽管当今ASIC的内部门数与I/O之比已经超过10,000:1,但利用正确的可测性设计和基于扫描的方法(包括粘连故障测试)仍能保持足够的测试覆盖率。在亚100nm设计中可能还需要额外的结构化测试,如转换时延故障测试。“许多缺陷无法用这些故障模型充分描述,但经常被这些模式幸运地检测到,”Benware表示。

“底线是要通过结构化测试来确保可重复、低成本地实现100DPPM的指标。这将需要结合使用确定性的、统计性的或伪随机的模式。”Benware指出。

成本是达到100DPPM的最大障碍,Benware说。增加的测试很容易使成本成倍地增长。Benware认为缺陷分布在器件的整个生命周期内变化很大,在任何时间点所需的测试将只是整个测试套件的一部分。因此,“自适应测试将有助于确保在器件的整个生命周期内获得一致的质量和可靠性结果,”他说。

“我们必须放弃采用简单故障模型和通过/失败测试的传统方法,而转向基于概率学和统计学的方法,”TI公司的Kenneth 表示。

“长期以来,我们一直依赖于检测的偶然性。我们将不得不改变测试方法,以提高偶然检测的成功率。”Butler说。这可以通过多样化测试激励条件和评估测试结果来实现。此外,业界还必须采用更多的测试类型,如在线测试、甚低电压和高电压测试。

Butler和Benware都认为测试器不再是判断器件好坏的唯一工具。相反,芯片制造商必须采用更复杂的统计分析方法。“统计分析方法不可避免会导致一些特定的错误,最终表现为更低的良品率。”Butler说,“我们要面对的挑战是从错误中吸取教训,并调整模型以尽可能减少这种情况的发生。”

小于100DPPM的缺陷率将影响进度、增加成本和并使耗费的资源达到对某些产品来说不可接受的程度,IBM微电子公司高级技术员Phil Nigh表示。“我们应该学会与外部的客户交流,并让他们相信100DPPM并不必是他们的产品目标。”Nigh说。他认为100DPPM真的很难达到。“你可以使用国际贸易委员会(ITC)会议录索引中描述的所有测试方法,然后有可能达到100DPPM的目标。”他说。

创建结构化测试内容将要求设计、测试生成和制造紧密地集成在一起,Intel公司首席工程师Sanjay Sengupta表示。他认为在纳米工艺中要保证质量受控制,测试目标必须直接瞄准时延缺陷、噪声和工艺变异。“结构化时延测试在从研究领域走向大批量制造应用的过程中进展缓慢,”他说。

Sengupta希望工具能识别易受缺陷或余量影响的配置,并生成针对它们的测试内容。“这个策略要求在制造与测试之间建立封闭的反馈路径,包括监视故障机制,以及采用与之相关的测试内容,”Sengupta表示。

作者:莫浩夫