2005年,半导体产业将继续拥有很多激动人心的发展机遇,尤其是在亚洲地区。消费电子和无线产品市场的推动力将来自更低的成本和功耗,而北美市场的推动力将来自高性能。不同的行业带来的发展机会也有很大的差异。随着主流半导体工艺技术从0.25微米向0.18微米转移,并准备进入0.13微米节点,大众市场的机会在于使成本优势最大化。不过,技术前沿市场的机会在于速度要更快一步,即在提升良品率曲线以及解决90纳米和65纳米IC设计中更普遍的漏电流问题的竞争中走在别人前面。
大众市场的商业机会是最大程度地利用0.18微米技术。有助于降低制造成本的任何EDA技术将是关键。在全球其它地区的半导体研发资源都集中在前沿工艺时,中国的代工厂有一个独特的更多地投资0.18微米技术的机会,以更好地利用这目前最成熟的EDA技术。除此之外,通过在出带前充分检查设计的信号完整性、压降和压降对时序的影响,有很大的机会实现更高的一次流片成功率。
在能够确保一次流片成功的设计流程和方法学上进行投资将会很快得到优厚回报。另外一个机会是降低掩模成本,例如利用掩模合成技术。LCD设计是一个快速增长的领域,它的推动力来自可运行在廉价的64位Linux系统上的完整集成化EDA解决方案的普及。
在90纳米及以下节点,工艺方面的问题越来越突出,相应地机会也越来越多。围绕可制造性设计(DFM)的一系列问题和相关的良品率提升挑战给集成器件制造商(IDM)提供了一个机遇,即比代工厂和他们的客户更快地提升良品率。IDM可以通过严格的设计方法学来避免一些制造问题,而代工厂则忙于处理更常见的问题。代工厂将通过继续与设计社团建立更深的伙伴关系而应对这一问题。
Aki Fujimura, 首席技术官, Cadence公司
合伙投资也能提供众多的机会,如扩充能够携带各个制造步骤设计信息的公共开放源码数据库。开放和协作是成功解决DFM问题的关键。OPC和硅模拟等基本能力仍在继续发展。这些技术可以在完成设计后处理掩模数据。目前的趋势是创建这样一种EDA技术和设计方法学,它们能够在产品流程的早期(如在设计阶段)优化良品率。
这些具有DFM功能的设计流程可以帮助设计人员在掩模制造商之前就能看到硅片版图。在出带前,将这些反馈信息提供给模拟和定制设计人员,有助于他们在设计过程中充分考虑制造因素。现在数字设计系统可以自动优化良品率,并同时考虑面积、性能、功耗、布局、布线和版图后优化。现在已有在物理设计阶段自动追踪失败测试向量(可能导致失败的高可能性原因清单)中布线的技术。这是自动链接设计与制造世界的另一个实例。
漏电流是90纳米设计中的另一个大问题。对于这么小线宽的设计,在整个设计过程中采用一个自动化的和已经过实际验证的低功耗设计流程是非常必要的。举个小例子:为了避免易出错的人工处理,自动插入电平变换单元是绝对必须的。此外,对电压孤岛或多个电压源的需要要求基于电流源的时序模型,这与今天使用的线性模型有很大差异。多阈值电压、时钟门控、电源选通、后偏置以及许多技术能够完成更节能的物理实现。从系统设计开始,在整个设计阶段功耗估计将提供必要的反馈信息。
系统级封装(SiP)也是一个新兴的发展趋势,在亚洲地区越来越受到欢迎。在不断增长的对更大复杂度和最小外形尺寸的需求中,SiP是SoC的一种很好的补充。目前的EDA系统可以高效地协同进行芯片、封装和电路板设计。这使得包括RF、模拟、闪存和数字功能的整个电子系统可以在一个封装内实现,而无需一种适合SoC基底上所有功能组件的工艺。
很显然,没有一家公司甚至一个行业能够独自应对这些挑战。整个设计链必须相互合作以实现小型、快速和可靠的半导体设计,同时提供更长的电池寿命和首次出带时的高良品率。在满足日益增加的上市时间压力下满足这些挑战正是我们今后需要努力的所在。
作者:Aki Fujimura
首席技术官
Cadence公司
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