对更低成本、更小尺寸和更低功耗的追求促使消费电子行业积极利用最新的深亚微米CMOS工艺技术。更高的逻辑门密度和时钟速度允许在数字域中进行更多的信号处理工作。但是,几乎所有的消费电子产品应用仍需要通过模拟电路与现实世界联系,例如前端A/D转换器和后端D/A转换器。
虽然深亚微米CMOS工艺的低供电电压看上去限制了动态信号范围和信噪比,但其超微尺寸晶体管对模拟电路设计而言却是一个优势。减小的寄生参数带来了更高的带宽,同时改良的平板印刷和掺杂技术改善了晶体管的内在性能。芯片数字部分所要求的短沟道晶体管在模拟部分则不需要,这表明短沟道效应在模拟设计中不是一个问题。采用相对短的沟道长度显然会降低fT,但作为补偿的是晶体管的有效电流增益、阈值电压匹配和输出阻抗都将有所改善。
如果较低的fT可以被接受的话,那么深亚微米CMOS工艺的低供电电压也就不是一个问题。事实上所有这类工艺都有厚氧化物选项以容纳2.5V或3.3V的 I/O单元,允许现有固定带宽应用无需基本设计变更的快速过渡。减小的寄生参数和短沟道效应的去除必然会提高电路性能。
但是,如果需要增加带宽,就必须设计采用标准薄氧化物MOSFET,并且接受有限的动态信号范围。虽然这看上去会降低信噪比,但事实上却不会。这里提到的信噪比是信号强度和噪声强度的比率,通过提高工作电流就可以恢复好的信噪比率。不过,这也确实意味着模拟电路的功耗将不会按逻辑电路那样的比例缩减,而且可能根本就不成比例。
有限的功耗比例所带来的一个结果是未来CMOS工艺所用的薄供电电源线将承受较高的电流。虽然铜互连工艺有所帮助,但供电电源线中引起的压降会对模拟电路性能造成很大的影响。现有的EDA工具无法解决压降、阈值电压不匹配和交叉干扰等问题,因此好的模拟电路设计仍主要依靠经验。
如果有足够的带宽,可以采用新的设计方法。例如,可以在频谱末端利用低带宽应用及MOSFET工艺的高速切换特性来提高性能。这一方法早已用在128x超采样多位立体声音频D/A转换器的CMOS设计中。该设计可得到-115 dB的失真度及-119 dB的非加权噪声,几乎达到了当前测量技术的极限。
去除错误
这种5位D/A转换器带有32个电流源,它们之间的错误匹配会导致极大的输出失真。通过强制所有32个电流源在任一给定采样周期内导通相同的时间,这种D/A转换器去除了不匹配所造成的错误。电流源的开/关切换波形是脉宽调制和相移的,因此在采样周期的任一时间点同时导通的电流源数目是恒定的,而且与所要求的5位输入值相符。在每个采样周期内每个电流源仅开和关一次,这样就可减少由开关错误所带来的声音失真。因此,在CMOS上实现一个理论上仅需44-kHz采样时钟的应用时,可通过采用一个具有5.65-MHz采样时钟和181-MHz相位时钟的电路拓扑结构解决实现困难。
在频谱的另一端是一个针对RF应用设计的1.6G采样率CMOS跟踪和保持电路,由16个交互式每秒100M采样的跟踪和保持放大器组成。该电路具有50 dB的无乱真动态范围,相位调谐大于2皮妙(ps),而且采样空隙不确定性小于0.8皮秒,从而可获得8位分辨率的输入信号精确A/D转换性能。该设计综合了前端采样器的深亚微米CMOS工艺的高速度,以及后端并行A/D中的大晶体管的准确度。
标准CMOS工艺
这两个电路最重要的一点就是都采用了标准CMOS工艺,功耗也适合嵌入式应用(音频D/A转换器为150 mW,RF跟踪和保持电路为32 mW)。这两点对那些专注于多媒体信息娱乐和连接的消费类产品应用厂家来说尤其重要。同样的,这些设计方法可让混合信号应用直接采用90纳米和65纳米等先进的CMOS工艺技术。
另一种设计方法通过数字化校正模拟电路的非理想性而将问题转移至软件领域。例如,首先测量A/D转换器的线性误差,然后采用相应的校正措施来改正其输出值。
这种方法的一个缺点是它需要数字后处理或某种形式的校正,以及适当的校正参考。如果模拟电路漂移的话,可能需要频繁的校正。虽然这种方法可以简化模拟电路,但它并不能代替好的模拟设计。
实际上,深亚微米CMOS工艺的高性能MOSFET(FET是免费的)可能会导致模拟电路更加复杂。例如,可能需要更多的共发共基放大器电路以便在多个器件间扩展信号动态范围,或更为常见的需要补偿电路来纠正温度系数。
由于交叉干扰和数据扭曲问题在高速数字系统中变得日益严重,例如大型片上数字模块间的并行总线正被高速模拟类串行通信所替代,数字系统设计者将会更多地依赖模拟电路工程师的经验和专长。
作者:Peter Scholtens
荷兰飞利浦研究院的研究学者
Email: ens@philips .com
Ed J. M. van Tuijl
荷兰飞利浦研究院首席科学家
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