不管是模拟型还是数字型,同步系统都使用通常由高频锁相环(PLL)产生的时钟参考信号。对PLL来讲,功耗、频率范围和准确度、噪声水平和抖动都是其关键的系统级参数。在这些PLL中,最难正确设计的一个部分是压控振荡器(VCO)。
采用CMOS设计VCO的一种常用方法是使用反馈到自身的级联反相器组建立环形振荡器。调整反相器的延迟时间可以改变振荡频率。尽管环形振荡器通常易于设计和具有宽广的调节范围,但遗憾的是,它在某些方面有性能局限(如噪声和抖动过大),这使得它不能满足无线通讯等高性能应用的要求。对这些应用,基于电感/电容(LC)的VCO是更好的选择。
不过,采用深亚微米CMOS工艺设计高速LC振荡器将面临一些重大挑战。由于受到晶体管和走线模型准确度以及制造工艺标称精度的限制,系统的物理实现与设计者的最初估计在性能上可能差别巨大。例如,布局寄生参数变化(variation)可以引起LC振荡器的中心频率、频率范围和性能发生重大变化。
要创建一个可以容忍这些变化的鲁棒设计,方法之一是使用带有反馈的数字自校准方案。对于这里描述的情况,为补偿大范围的工艺建模误差和变化,我们使用了一种包含模数转换器、电容组和有限状态机的数字自校准方案。使用这种方法,我们在0.13微米CMOS工艺上实现了工作频率为6GHz(典型值)、随机抖动(rms)为1皮秒(典型值)的LC VCO。
数字校准
本方法的一个主要目标是使校准工艺对末端用户透明。这意味着需要把自校准方案完整地结合在PLL之中。由于增加了校准时间,一个必须付出的代价是PLL调整时间大幅度提高,但对于许多应用来说,这个代价的影响可以忽略。
在概念上,该电路按如下方式运行:由于VCO频率正比于LxC的平方根,调整是通过连接和断开VCO内的电容组完成的。输入到状态机的校准输入包括锁相信号、(数字化的8位)VCO控制电压(Vctrl)和热补偿电压参考。该状态机在电源复位时开始执行校准过程。首先,通过把电容设定为最大把VCO设定在最低频率,然后,PLL试图完成锁相。当PLL锁相失败时,状态机以增量方式提高VCO频率。如此重复,直到PLL最终实现锁相,同时,Vctrl达到最优值。
这个特殊的PLL系统可以在3个不同的频率(3.2GHz、4GHz和4.8GHz)下运行,其校准过程超过60个步骤。该PLL带有一个全速率微分输出时钟和一个半速率积分输出时钟,供电电压为1.35伏(最小),随机抖动(rms)设定为1ps(典型值),校准时间为3.5ms(最大)。
如前所述,LC振荡器的指标主要是由电路固有的电感和电容决定的。在0.13微米CMOS工艺上,布局寄生参数可以产生重大影响(对于电容组的电容值影响尤为严重)。为了从所画的布局中准确提取寄生特性并对其影响进行建模,设计者使用了Assura(一个物理验证工具,它带有同Cadence Virtuoso方案输入工具完全集成的准确寄生提取器)。这个工具允许在原理图和布局之间对寄生元件直接进行交叉探查。
对这个设计进行仿真是设计小组面临的一个重大挑战。由于该电路非常复杂、输出时钟速度高且对仿真精度设置要求高,在晶体管级对该PLL进行仿真速度极慢。
在加入了充电泵、VCO、相位-频率检测器(PFD)和分割器( divider)之后,对整个PLL环路进行仿真所需要的运行时间可超过4天,这个无法接受的数字极大地加重了该设计小组的仿真负担。
为缩短仿真运行时间,该小组在所有顶级PLL仿真中对电流源、分割器和PFD使用了行为模型。全晶体管级仿真主要用于对电源引起的抖动进行分析和对最终结果进行检查(如验证电流源和偏置电路的电气连接)。
整个环路
为验证整个环路的性能,该小组结合使用了数学分析、行为仿真和晶体管级仿真。Matlab计算被用于验证最坏情况下的环路稳定性并计算热噪声到输出抖动(rms)的转换。对Spectre-Verilog确认的基本环路功能(如频率、分割器比率和校准设置)进行混合行为-晶体管仿真。采用这些措施,仿真运行时间缩短到平均每次2-5个小时。
在该设计中,最重要的指标之一是总输出抖动。为估计PLL抖动,设计者必须考虑随机(高斯)噪声和电源噪声。该小组在模块水平使用Spectre RF(Virtuoso Spectre电路仿真器用于RF晶体管频域仿真的部分)对来自充电泵和VCO的随机噪声进行仿真。然后,使用Matlab把结果转换成在PLL输出端测量到的以皮秒(rms)记的抖动。同样,设计者通过给电源加入噪声激励对电源噪声进行仿真,并测量在PLL输出端得到的周期到周期的抖动。
最终的设计保证了在0.13微米CMOS上实现的LC VCO可以在一定温度范围和工艺变化条件下实现最优运行。通过在该结构中使用足够多的步骤,我们也可以保证该VCO在不同的校准设置下正确运行。这个附加的灵活性提高了该小组设计成功的裕度,并帮助保证该PLL可以广泛用于各种系统中。
作者:Franck Banag
主管设计工程师
模拟/混合信号/RF组
Cadence设计系统公司
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