设计收敛仍是90纳米节点的最主要设计挑战

尽管业界已经在用光学接近校正等方法修补0.13微米设计的掩模以提高最终生产良率,可制造设计也频频成为IC设计界各种研讨会的热点话题,但Cadence设计系统公司执行副总裁兼执行董事长的高级顾问赵修平最近在接受本刊采访时指出:“实际上可制造设计或良率问题要到65纳米节点才显得非常突出,在0.13微米和90纳米设计节点最严重的设计问题仍然是设计收敛问题,即时序收敛、低功耗设计和信号完整性问题。”Synopsys(新思)公司首席运营官陈志宽也强调:“今后十年最主要的设计挑战将来自低功耗设计问题。”

低功耗设计问题之所以变得如此突出,主要是因为今天进入小型化和集成化消费电子时代的终端市场提出了一个让设计师非常矛盾的消费者要求,即一方面希望未来的小型化便携式消费电子设备集成更多的功能,另一方面又希望它能工作更长的时间。“对更高性能和更大集成度的需求将使得IC芯片的功耗在可预见的将来继续保持增长态势,”芯原微电子(上海)有限公司技术副总裁蒋寿美也表示,“对ASIC供应商和设计师来说,动态功耗和泄漏功耗将成为最大的技术挑战。”

由于小型化设计趋势下的锂离子电池的电池容量提升空间已经不大,大容量燃料电池离商用化还有一段距离,因此很自然地要想延长便携式电子设备的电池寿命,必须主要依靠低功耗设计。在便携式电子设备越来越普遍地采用SoC芯片的今天,这也意味着必须尽可能地降低SoC设计的功耗。

对应用于便携式电子设备的SoC芯片来说,低功耗设计一般主要考虑降低下列二个部分的功耗:动态功耗和泄漏功耗。动态功耗主要是由于充放电寄生电容而引起的,它是影响电池工作寿命的最主要因素,也是影响SoC系统成本和可行性的主要因素,因为持续较长时间的峰值动态功耗决定了芯片封装和冷却要求,短期的峰值功耗则对信号完整性/可靠性有影响。泄漏功耗在90纳米节点时差不多占总功耗的1/3,它主要影响待机模式下的电池寿命。

一般来说,目前IC设计界常用的降动态功耗方法有以下三种:根据性能要求将IC划分成采用不同电源电压的功能块,例如I/O块、存储器块和核心处理块,尽可能地降低核心处理部分的电源电压(这是推动IC设计师采用更先进CMOS工艺设计IC的一个重要原因)、按负荷的优先级调整核心处理块的工作电压或频率、采用时钟门控的方法让不工作的部分处于休眠状态。

第一种方法将产生多个“电压孤岛”,它要求在做平面规划时插入多个电平适配器和箝位器,而这将为物理设计实现和时序分析带来一定的挑战。第二种方法要求插入的电平适配器单元必须能够支持动态电压/频率调整设计,而这将为这些特殊单元的插入、布局和电源连接带来一定的设计挑战。第三种方法带来的设计挑战是时钟门控单元插入及布局的逻辑和物理综合,以及时钟门控对DFT(可测试设计)的影响。

泄漏功耗是由泄漏电流而引起的,而该电流的主要来源是沟源极之间的次阈值电流,它随着阈值电压的降低而呈指数级增长,在130纳米和90纳米设计节点处已不容忽视,因为它基本上已占高速IC总功耗的一半,从而严重影响待机状态下的电池寿命。Cadence采用的降泄漏功耗的方法有二种:一是采用多种阈值电压,二是优化使用高阈值单元。芯原微电子除此之外还采用了基底偏压技术,这是一种电路级的降泄漏功耗解决方案。

不过,尽管我们现在已可运用层次化和模块化设计方法来开发复杂度达上千万门的IC,但我们并非一定需要这么做,尤其是对便携式应用来说。在更短上市周期、更低成本和更低功耗的总体指导原则下,我们首先应该在产品规划阶段进行降功耗设计。赵修平指出:“在做IC设计开发时,首先应按照基于价值的原则进行合理的系统分割和整合。例如,一个很大规模的SoC中的某些部分是否可以考虑拿出来,然后再通过封装的方法把它们做到一块芯片上。否则不仅用分层方法实现起来会很麻烦,而且成本效益也不会很好。”

他补充道,尽管中国已经把SoC视为未来发展的一个机遇,但实际上设计一个IC更重要的是要从经济效益的角度去考虑,技术上做不做得到是一回事,划不划得来是另一回事。如果成本太高,客户可能干脆不做ASIC了,转而采用通用芯片或FPGA来替代,这是我们大家都需要认真思考的问题。因此我们在开发IC时必须要有经济头脑,不符合经济规律的事情肯定是不会有长久将来的。

尽管全球IC产业已开始出现又一轮衰退迹象,但中国IC设计业却呈现出一派勃勃生机。目前华为已采用0.13微米CMOS工艺设计出接近5千万门的SoC,科研水平甚至已进军90纳米,不过,Cadence的赵修平却认为,中国IC设计业目前仍处于一种无序竞争状态,政府还缺乏规划和引导,企业之间还缺乏合力,未来如果他们想做大做强,肯定将走重组和兼并的道路。

芯原微电子总裁戴伟民也表示:“目前中国IC设计企业更多地是在展示自己的设计能力,以更好地从政府和风险投资企业争取资金支持,他们并没有真正以市场为中心开发产品,而这对于一个商业企业来说是很危险的。因此我可以预言,目前的这四百多家IC设计企业未来十年内肯定有一半以上要倒闭或被兼并。”

随着90纳米时代的到来,ASIC设计的门槛正变得越来越高,而与此同时,5美元的低价FPGA却在越来越多地涌现,这正为当今EDA产业的健康发展带来非常严重的竞争压力。赵修平就坦言:“EDA整个产业正遇到某种瓶颈,具体我也说不清,但目前连维持4%的增速都有点困难,而某一程度的增速对一个产业的健康发展来说是非常必要的。”不过,他也满怀信心地表示,中国两位数增长的电子工业正为全球的EDA产业带来新的希望。

作者:陈路