在芯片设计的开始阶段就进行电子迁移管理

长期可靠性的问题,比如电子迁移(EM)失效机制,历来属于晶圆厂的处理范畴。但随着纳米设计中可靠性实现的愈加困难,对设计人员而言,不能再把问题扔给制造甩手不管了。设计领域也必须做出努力以获得更具有鲁棒性的版图。

电流密度过高导致金属原子逐渐置换,这时就会产生电子迁移问题。当很长时间内在同一个方向有过多电流流过时,在互连线上会开始形成空洞(Void,原子耗尽时出现)和小丘(hillock,原子积聚时产生)。足够多的原子被置换后,会产生断路或短路。当小丘触及邻近的互连线时,短路出现,从而引起芯片失效。

减少电子迁移的方法之一是提取互连的寄生阻抗,并把它输入到一个仿真工具中,计算流经每根金属线的电流。利用互连每一部分的宽度信息,就有可能计算电流密度并由低到高进行分类。然后生成一个彩色图覆盖在版图上,由此标注出电流密度最高的各个区域。

首先处理电流密度最高的区域,可以加宽互连金属线,增加通孔,降低电流密度。

一旦对版图做了修改,设计人员可以再进行一次寄生阻抗提取,重新仿真结果。通过这种方法,应该可以看到造成电子迁移的电流密度有所下降。

应该:

1．执行EM分析,确认存在EM问题的金属线。在最终版图上执行寄生阻抗提取,再把寄生阻抗值,以及该部分的宽度和位置等信息输入到一个仿真工具中。仿真生成一个电流密度图,覆盖在最初的版图上。

2．执行寄生阻抗提取时,考虑到金属宽度的变化。许多晶圆厂都提供寄生阻抗提取时的这种变化的建模机制。

3．考虑到提取时的厚度变化。金属厚度的变化会引起寄生阻抗值的变化,故必须考虑在内。

4．执行仿真,计算整个芯片版图的电流密度。对每一层,确定电流密度阈值,以便获得对应用产品来说可接受的平均失效时间。

5．加宽电流密度过高的金属线。

6．在版图上进行通孔双置(VIA doubling)以减少寄生阻抗,从而减小电流密度。

7．重新执行寄生阻抗提取、仿真和可视化,以观察版图修正是否已降低了最严重区域的电流密度。如果版图修正已把电流密度降至一个可接受的程度,设计就算完成了。

图1:加宽金属线和增加过孔以降低电流密度。

不应该:

1．遗漏EM分析的执行。若未经检测,会引起性能下降,以后可能导致芯片失效。

2．把金属填充任务扔给晶圆厂做。金属填充很重要,能够提高设计的平面性,而且,如果正确完成的话,还可以把厚度变化降至最小。

3．执行无厚度和宽度变化的寄生阻抗提取。这会让提取产生错误,导致电流密度计算的错误。

4．在增加金属填料之前就通过厚度计算执行寄生提取。正确的步骤是首先插入金属填料,再改变宽度和厚度来执行提取。

5．不采用通孔双置。由于应力迁移(Stress migration)可能导致通孔中沉积的金属更少,这会增大不良通孔中的阻抗,使电流密度更高。

6．使用平坦仿真引擎(flat simulation engine)。利用分层架构将大幅度改善仿真时间,减少内存使用。

7．计算电流密度时忽略晶体管效应。由于流经一个网格的电流量取决于寄生参数及相关元件,故在执行EM分析时进行晶体管级的仿真是很重要的。

作者:Karen Chow

技术行销工程师

Mentor Graphics公司