65和45纳米时序分析工具为SoC设计提供循环签核能力

在65和45纳米工艺节点,采用多种时序分析工具已变得难以管理。这是Cadence设计系统公司近期表达的看法,这也是该公司发布Encounter Timing System的原因。该工具被称为是纳米级系统级芯片(SoC)设计中具有“签核质量(Signoff-quality)”的时序分析产品。

如今大多数设计流程都应用了两个时序分析工具,其中一个用于执行,另一个用于签核。后者基本上都是采用Synopsys的PrimeTime,它是最终静态时序和信号完整性签核的业界事实标准。当各个单独工具生成的结果缺乏关联性时,设计人员常常被迫胡乱修补设计,直至符合要求为止。

这种双工具解决方案会造成不便,但在130纳米节点仍然还可以管理,Cadence的Encounter平台产品营销总监David Desharnais表示。然而,他指出,到45纳米节点,鉴于多种复杂因素的作用,不同时序基础架构之间已几乎不可能产生关联性。

“在90纳米节点,这种双工具系统中的问题开始涌现,”Desharnais提到,“但在65和45纳米节点,这个问题已经在所难免了。”

“在130和90纳米节点,尚没有太多需要关联的东西,”Cadence的Encounter平台产品行销副总裁Eric Filseth谈到。“随着工艺向65和45纳米发展,出现了越来越多不得不担心的低层次问题,而计时器必须在更多的地方实现谐调一致。”

提供循环签核能力

正如Magma设计自动化公司在2005年基于其Cobra项目推出一系列产品一样,Cadence表示,它为用户提供了“循环签核(signoff in the loop)”的能力。这种概念据称消除了采用“将设计甩给他人(throwing the designs over the wall)”以进行PrimeTime最终时序签核的需要,相反,提供了在设计流程内进行精确的最终签核操作的能力。

Gartner公司首席分析师Gary Smith认为,这种概念本身并不是什么新东西。客户一般都喜欢只使用一个时序分析工具以简化设计流程,他表示,但如果(另一个的)精度不能相提并论,他们不可能抛弃PrimeTime。

“PrimeTime一直都在用于时序签核,尽管它未必是信号完整性(SI)分析的选择,”Smith表示,“因此,在设计流程中,选用任何其它时序分析仪的唯一好理由,就是它比PrimeTime更精确。不过,眼下情况有所改变。随着Magma,现在加上Cadence,开始逐渐吞食Synopsys的市场份额,晶圆厂也开始接受Magma和Cadence的时序签核工具。”

Cadence的Encounter Timing System据称能够同时为逻辑设计和物理设计提供具有签核质量的时序分析。该工具基于Encounter平台而构建,可提供纳米级物理模型,包括IR降、SI延迟,以及毛刺与约束检查(Cadence表示正在开发一种统计性时序分析功能)。

支持全局时序调试

这项工具还具有一种称为全局时序调试(global timing debug)的能力,据称能提高时序错误识别的效率。据Cadence的Desharnais表示,全局时序调试功能减少了仔细研究各份报告以诊断和除去故障的手工步骤。设计人员利用一个图形接口,可以在全局环境中将模块和芯片级时序可视化,包括提供“what if分析”和瓶颈分析(bottleneck analysis),以及同时调试多个路径的能力。

Desharnais和Filseth表示,Encounter Timing System是历经数月研发出来的成果。他们强调,这一工具已通过各主要晶圆厂和ASIC供应商的硅技术验证。这两位Cadence管理人员称,该工具采用了Cadence的Celtic纳米延迟计算器(nanometer delay calculator)和VoltageStorm电源网格验证(power grid verification)技术,对纳米效应具有“无可匹敌”的SI和IR精度,它还支持Liberty库和Cadence的有效电流源模型。

该产品目前已在供货。Encounter Timing System L版本主要用于0.15微米及以上工艺的所有逻辑和物理设计签核的前端静态时序分析。该产品的XL版本面向130到65纳米物理设计签核,可提供具有SI和IR意识的时序分析。Cadence计划2006年推出主要面向45纳米和32纳米节点设计的高端GXL版本。有关价格信息并未披露。

作者:麦戴伦