Real Intent公司最近在德国举行的欧洲设计自动化与测试(DATE)会议上推出一种软件时序异常校验器(timing-exception prover)——PureTime,能验证错误和多周期路径,据称能帮助设计师大幅节省手工评估的时间。
为了达到时序收敛,设计师通常采用Synopsys的设计约束(SDC)文档来识别错误和多周期路径。这种方式在试图优化路径时比较耗费时间。但最近出现了自动化时序异常生成和验证的趋势。初创公司Fishtail Design Automation提供能生成时序异常的Focus工具,形式验证供应商Averant也公布了能验证时序异常的SolidTC工具。
Real Intent公司创始人兼CEO Prakash Narain指出,设计师通常得手工查看流程,以验证异常是否正确。“这种方法得靠运气,因为时序异常与设计的逻辑行为并不是绝对相关。相关的动态行为极难查出。”
PureTime接受RTL代码和SDC文档,据称能无遗漏的彻查时序异常。该工具基于Real Intent的Verix形式分析引擎,但独立于后者。Narain表示,该工具与众不同的功能有:独特的分层技术能成功分析高达1,000万门的设计,并且能验证RTL和网表级的异常。
PureTime支持VHDL和Verilog。预计2005年第三季度交付使用,起价为一年期许可费10万美元。
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