消费者对小型、低功耗嵌入式与移动设备上多媒体功能的需求,正迅速将消费电子行业带入一个10亿晶体管系统级芯片(SoC)的时代。但实现平滑过渡的道路上也有坎坷:模拟/混合信号电路与高性能数字器件的集成并非那么容易。不像数字电路可用最新的电子设计自动化(EDA)工具来进行设计,模拟/混合信号的设计需要不同的规则。以更小的几何尺寸,不但难以得到更好的模拟性能,有时还会使性能下降。
对于不要求尖端性能的设计,利用少数几种现成的EDA工具即可获得相当良好的模拟性能。但从亚微米SoC设计中获得高性能则需要对设计细节予以更多的关注,更少的采用自动的布线、布局与其他自动功能,而更多的手动设计晶体管及相关电阻与电容元件。
图1:Mirabilis公司的白盒法将模拟与数字设计集成。其队列描述系统通过行为与架构细节进行了精化。
“SoC设计中模拟/混合信号晶体管的建模与仿真要求变得更为关键且更难以达到,需要花一定的时间和精力来解决。” QualCore Logic公司工程副总裁John Kusching表示,“但至少,即使手动设计模拟功能绝对必要,我们也需要找到一些途径来使设计人员更高效地完成这些琐事。”
向更小几何尺寸迈进的每一步,都给模拟设计带来了某些难题,因为性能并不随尺寸的减小而提高,Kusching表示。事实上,高模拟性能设计常常需要比数字设计有更大的晶体管、更高的电压以及对众多寄生与泄漏电流进行更多的控制。“因此,当你看到数字设计人员迫不及待地采用90、60与45纳米工艺时,你也会看到很多开发消费与移动电子嵌入式设计的厂商很不情愿,因为他们需要采用更多模拟功能。”Kusching说。
Kusching的公司专为缺少模拟专长的客户开发模拟IP。“但这并不能使带有众多混合信号与模拟功能的复杂设计开发变得容易。”Kusching说,“开发一种高性能、GHz级的混合信号器件(例如90 nm节点上的锁相环等),会导致比前几代产品严重2至3倍的泄漏电流问题。这种水平的泄漏会使MOSFET电容(一种主要的模拟设计)变得像一个并联电阻。”
另一个问题是仿真时间。随着Spice仿真器的进一步发展,它在模拟/线性设计中的作用也变得越来越重要。“但随着晶体管几何尺寸变得更小,电路更加密集,以及2阶和3阶效应更加明显,模拟Spice仿真的时间将变得更长。” Kusching说。在90 nm节点上,更高电压模拟晶体管的仿真时间还会加倍。而且与数字设计相比,这还会涉及到很多烦琐的工作,因为寄生与2、3阶效应常常需要进行很多手动电路布局。
德州仪器公司高性能线性元件部设计工程经理Jerry Doorenbos认为,许多独立的模拟与线性功能今天仍在0.5微米尺寸上实现的一个重要原因是在这一尺寸上模拟性能最佳。在SoC中,设计者必须总是做好折衷的准备,他说。如果没有明显需要模拟功能,工程师必须找到一个数字工作区,使其能和那些并不是恰好需要的模拟功能一起工作。“如果你绝对需要模拟功能且还需要一定的性能。”Doorenbos说,“则你必须将该模拟功能隔离并设计额外的外部电路,或者设计两片SoC,一片集成全部模拟功能,另一片则集成数字功能。后者使你能从每片SoC上获得最多的性能,而无需进行将两片SoC合并时所必须的折衷。”
但如果能用适当的工具来帮助准确确定哪些线性混合信号功能是必需的,那么将高性能模拟与数字电路集成在同一片SoC上会相对比较容易。“与不得不设计必须适合各种功能的电路不同的是,开发人员可将精力集中在那些最重要的参数上,对其进行优化,而对其余参数进行折衷。”Doorenbos说,“不过尺寸差异将总是意味着混合模拟/数字SoC性能要差一些。0.5微米模拟工艺将总是能比0.1微米或90纳米工艺的产品性能更好。”
Doorenbos介绍了一种正日益被采用的选择:集成额外的数字功能,以消除对线性功能的需要。“这可用来应付对诸如精度、偏移与增益误差、后台与系统内校准等事项所必须进行的折衷,从而使我们减少模拟量。”他说。
尽管由大型EDA公司所提供的Spice仿真器与模拟建模技术已取得稳步的进展,但它们仍存在一些不足,尤其是随着SoC转向90 nm及以下节点,飞思卡尔半导体公司设计环境与技术解决方案部总监Ross Hirschi表示。
“随着我们转向更紧的几何尺寸,情况可能会更糟。”他说,“Spice仿真的精度与速度向前迈进的每一步,都可能会被制造工艺朝着接近于量子极限方向前进而带来的更多需要考虑的变量组所抵消。随着我们踏入纳米范围,前进每一步所需考虑的变量数都会增加好几倍。尽管EDA工具取得了很大的进展,但它们仍赶不上高级设计中所需考虑的参数的数量。”
图2:混合信号仿真器:从上至下设计,从下至上验证。
这不仅会使器件特征化变得非常昂贵,而且无论是在仿真时间上,还是花在解决此问题所需的计算资源数量上都会遇到麻烦。
Hirschi介绍了飞思卡尔目前正在积极研究的一个工作区。“多裸片封装使我们能进行更加主动的设计,在一块裸片上获得最佳的数字性能,而在另一块裸片上对模拟性能进行优化。”他说,“但采用这种方式在获得适当的EDA工具支持方面存在一些问题,因为大多数EDA工具都不支持多工艺技术或多裸片。而且,由于封装成本更高,多裸片封装需要在封装前进行更多的测试与刷选。还有一些问题涉及到两块裸片间连接的紧密度,以及对衰减与噪声的灵敏度等等。”
Mirabilis设计公司总裁兼CEO Deepak Shankar认为有更多的工作需要在系统层完成,譬如进行高级的功能块布局等。“我们一直在向很多公司解释,像我们公司这样的高级系统设计工具是如何帮助工程师进行大量模拟与数字混合的设计。” 他说,“除了在逻辑门与晶体管级上效率更高的工具外,客户还告诉我们说他们需要一种近乎白板的方式,可以让数字设计人员向模拟设计人员规定其所需的具体模拟功能。”
“这种规定越具体,它给予模拟/混合信号块设计人员的余地就越大。” Shankar说,“与必须开发一种需在各种环境下都能工作的设计不同的是,白板方式使数字设计人员的要求变得更加具体,而这反过来又能让模拟/混合信号设计人员更好地了解哪里能进行折衷,哪里又不能。”
语言支持
在晶体管级上,功能更强的模拟建模工具正在被广泛使用。基于标准Verilog及VHDL的模拟与混合信号(AMS)建模扩展语言的出现使发展前景充满希望,Mentor Graphics公司技术营销工程师Daniel Lee表示。Verilog-A(或Verilog-AMS)允许开发人员设计的支电路可以定义如何计算资源与拓扑阻抗。利用这种输入,可提取一个计算模型。另一方面,VHDL-AMS则将其模拟建模格式建立在编写联立方程上,这在只有少量晶体管需要特征化时很容易,但对由成百上千个晶体管组成的阵列却几乎不可能。
“特别是在仿真方面,模拟仿真总是一个比数字晶体管仿真更难解开的扣。”Lee说,“不过随着基于VHDL及Verilog AMS的方法的出现,目前在SoC设计的模拟电路设计方面提高效率已有很大希望。”
尽管AMS并非必然会加快Spice仿真的速度,但它能使Spice仿真的使用变得更有选择性。“这并不需要被迫对所有模拟晶体管仿真,AMS有能力精确确定哪些晶体管需进行仿真、哪些又不需要。”Lee说。
AMS使设计人员能对一个、一组或一个阵列的晶体管进行建模,并创建一个性能相近的数学模型。“由于这些模型与Spice及EDA工具马上就能兼容,因此SoC设计人员可进行快速仿真,对设计是否符合要求做出良好判断。”Lee说,“因为你现在是在仿真一个方程式,而不是仿真1000个左右的模拟晶体管,因此仿真时间大为缩短。”
缺点是AMS模型更为简单,且不能覆盖实际电路方案中存在的所有2、3、4阶效应。“但还有几个地方可利用这种能力。” Lee说,“一是在设计摸索阶段中的高级晶体管与门级建模时；二是为设计人员提供一种总体鸟瞰功能检查来确定设计是否朝着正确的方向进行。AMS使设计人员能先进行概略仿真,然后再于真正需要的地方进行Spice仿真。”
站在一些数字设计人员的角度,随着SoC设计的工作频率高于1 GHz,数字电路将开始出现问题,难以预测且更难以仿真。随着逻辑门与晶体管的尺寸变得更小,也会出现同样的问题。例如,在90及65 nm节点上,就必须在晶体管级上对IR下降与器件可靠性等关键指标进行分析。
“但一些想法,例如数字设计人员需要更多地了解模拟以解决这些难题,在一些新出现的解决方案面前并不正确。” Synopsys公司HSIM产品营销经理Mike Demler表示,“数字设计人员正在将一些新工具引入至其设计流中来考虑模拟效应。AMS语言使设计人员能将模拟块导入其门级仿真器中,而无需了解晶体管的行为。SPICE与Verilog或VHDL仿真器的协同仿真,无需行为建模也可完成同样的工作。”
像Qualcore、Cosmic Circuits及AnSem等模拟IP公司的出现,对扫除通往高密度模拟/数字SoC道路上的障碍也很有帮助,Mentor的Lee说。“大型半导体公司拥有足够的内部资源来支持对研发、工具及构建块的投入,以应对SoC中的模拟设计与1 GHz频率以上数字设计中的模拟部分。”Lee说,“但对很多开发这种设计的中小型公司来说,其唯一的选择是寻求外部资源,例如模拟IP设计公司等。”
作者:柯伯南
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