在2005年VLSI技术研讨会上,当被问及向65纳米节点的设计转移是否比过去慢时,应用材料公司(Applied Materials Inc.)的首席技术官Mark Pinto表示:“并非65纳米本身出现什么问题,只是晶体管的数量增加了很多。”
的确,当IC设计转向65纳米时,并没有出现剧烈的材料变革:从钴向镍硅化合物转变是其中的一个大调整。但是设计目标仍然要面对许多前沿领域的技术现实,工艺专家表示。以下是专家们归纳出的65纳米节点面临的10大挑战。
1、总成本
设计复杂度上升引发的成本增加也许会延缓向65纳米的迁移,Pinto指出。由于光刻工具和材料与90纳米节点所采用的并没有明显变化,这种转变本该比较迅速。谈到新的技术节点,工程师们首先会联想到性能增长,但是65纳米节点的吸引力在于它带来了密度优势,可在每平方毫米的面积上容纳1000万个晶体管。不过,这是利弊参半的事情。“集成仍然是一件好事,”Pinto解释道,“但它要花费大量的金钱,所以一些人也许会继续观望。”
现在的消费类设备拥有越来越多的功能,借助65纳米工艺,每个晶体管的成本正在下降。哪些类型的应用将会更好地利用这种优势？我们须拭目以待。但Pinto表示:“有一件事情是确定的,那就是来自中国市场的需求会继续上升,而65纳米对于瞄准这个增长市场的消费类芯片而言,绝对是理想的选择。”与此同时,Pinto最大的担忧是EDA工具成本对于65纳米设计团队来说上升得太快。
为了把成本控制在合理的范围内,新思公司的可制造性设计(DFM)资深总监Srini Raghvendra认为,工艺技术必须标准化,以便实现IP复用。与130纳米节点相比,以门数/工作日来衡量的设计生产率必须提高四倍以上,Raghvendra强调。
2、功耗
控制功耗会增加设计复杂性,从而使控制成本更具挑战性。“解决这个问题需要架构和系统层的决策,”Cadence公司行销经理Eric Filseth指出,“人们已经做了一些相对容易的事情,例如高泄漏和低泄漏电池、时钟选通和多阈值电压。下一步是多电压域(MPD)。”
功耗由电压的平方来决定。因此,如果设计团队可以把芯片的一部分电压从1.2V降低到1V,那么这200mV的差别可以显著降低总功耗。“多电压域是许多消费类产品在65纳米节点的一个主要步骤,”Filseth说,“相关工具需要理解MPD。时序需要理解两种不同的电压,而工具必须插入新类型的结构,如专用的电平位移器。”
3、软硬件协同设计
软硬件协同设计在65纳米处变得更加重要。软件开发占了芯片开发总预算的最大部分,而且如果处理不当,很容易延缓产品上市时间。设计团队必须在寄存器传输级(RTL)设计之初就开始创建软件,东芝公司系统级芯片工程中心的研发总经理Tohru Furuyama说。
日本公司在软硬件协同设计方面已经展现出一些领先水平。“借助基于C的良好电路模型,我们可以在芯片问世前就开始软件开发,”Furuyama表示。东芝和CoWare公司已经建立了联盟以开发相关的方法学,而NEC则正在自己创建协同开发工具。
“鉴于65纳米的掩膜组估计要花费300万美元,越来越多的公司选择开发仿真模型,以便在掩膜组生成之前就开发和测试应用软件代码,”Tharas系统公司业务发展部高级副总裁Rich Curtin说。这家硅谷的新创企业主营硬件/软件仿真工具,东芝公司是其客户。
4、更多的设计约束
从事65纳米设计的团队将面对更严格的约束和更多的规则。在一个设计的水平或垂直平面上必须更加严格地保持多晶硅门的方向。这是对可制造性设计的一种提升,因为它避免了光学近似校正(OPC)的失效。
飞思卡尔半导体公司网络MPU设计部经理Dave Bearden透露:“飞思卡尔的65纳米设计团队在如何对晶体管门进行布局方面有一个更受约束的多晶硅环境(poly environment)。对一个NAND门或锁存器,我们会记下一个多段线(poly line),而且对邻近的多段线施加更严格的规则。对同一个裸片上的水平、垂直和45度的布线有严格的约束。其设计思想是保持所有走线平行或正交。”
通过限制在后端描述IP特征方式的选项,可以更容易控制建模和晶圆制造成本,飞思卡尔65纳米设计和集成部经理Jon Cheek表示。但这样一来就会需要两个后端,这可能会使成本大幅上升,并使设计人员和IP供应商之间的沟通复杂化。
“更严格的规则有助于发展我们的Spice模型,而且带给设计人员一种更好的描述。我们不可能建立100万个模型,并指望从这些设计中获得更多的性能。”Cheek说。
对于65纳米节点,IBM微电子公司加入了DFM规则以建立更严格和更精细的模式,IBM系统和技术集团负责技术开发和联盟的副总裁Lisa Su表示。“我们做出一些艰难的决策,增加了65纳米节点的设计规则,将所有门都对准一个方向。这对于设计人员是痛苦的,但对于线宽控制是很重要的。”她介绍道。
目前设计人员受限于一定数目的间距,以保证各门之间有正常的间距。“当我们最初这样做时,我们认为它也许会损害性能并降低密度,但事实证明后果没有我们起初想得那么严重,”Su说,“设计人员只是不得不习惯于校准门方向。它可能是一个强大的工具。从技术的角度看,我喜欢它。但我们不得不在三年前就准备好设计基础。”
5、应变硅
考虑到控制驱动电流的潜力,遵循应变硅的学习曲线变得更加关键。英特尔公司副总裁兼技术制造部总经理William Holt表示,英特尔在65纳米节点处对应变硅进行了“第二次完全修订”,与90纳米节点相比,在驱动电流方面有15%到20%的改进。
“在65纳米,一切仍然是取决于晶体管。我们曾经从应变硅上学到更多东西。结果是我们可以调整Ion/Ioff曲线,以便能够改善驱动电流,同时又不相应增加漏电流。这允许我们将该曲线朝右移,或者朝下移并使得漏电流减小四倍。”他说。
在65纳米节点,英特尔能够通过稍微改进沟道长度来提高性能,但绝大多数的改进来自于应变硅。
6、可变性
随着掺杂粒子的分布变得更难以控制,以及栅氧化物的厚度缩减到只有几个分子的水平,工艺的可变性成为一个大得多的因素。在VLSI研讨会上一次关于工艺可变性专题的热烈讨论中,富士通公司的顶级微处理器设计经理Hisashige Ando概述了一系列应对可变性的策略。它们包括从逻辑电路中的互补静态门到高速缓存器中的冗余SRAM行。
然而,总体来说,“我认为可变性并不是一个很大的问题,”Ando总结道。在存储器阵列上的可变性尤其难处理,工艺专家们说。在沟道以及源极和漏极共存的区域中掺杂粒子的变化、线边缘的粗糙度和其它难以控制的变化源在65纳米节点都显露无遗。
7、SRAM
由于片上SRAM和其它嵌入式存储器占用一个设计中70%以上的晶体管,因此在65纳米节点保持合适的信噪比余量就更加困难。Furuyama表示,东芝和许多其它公司正在考虑采用多电源供电,稍微提高SRAM的工作电压和阈值电压,从而抑制漏电流并保持SRAM位单元的稳定性。另一个方法就是每个SRMA位采用八个晶体管,而不是六个。
IBM公司在Albany Nanotech研究中心的总监Seshadri Subbanna指出,可变性的确要求SRAM阵列具有可调性。对于SRAM阵列,IBM使用比逻辑电路高大约200 mV的电压,并且将使用更大的SRAM单元。“由于裸片的很大部分用于存储器,保持SRAM阵列性能的上升是很关键的,”Subbanna说,“因此我们将采用更大的单元。”
8、信号完整性
随着走线距离更近,信号完整性成为更加严重的问题。德克萨斯大学的教授和物理设计研究员David Pan认为:“在65纳米,常规的布线算法常常不能正确工作。许多设计收敛问题是由互连引起的,尤其是较长走线的不良布置。”
英特尔的Holt说,他的小组试图改进蚀刻点以便可以改善后端的净电容。此外,对于英特尔的65纳米技术,可以改变所有层的间距以优化成本和性能。
9、掩膜成本
对于许多考虑转向65纳米设计规则的设计团队来说,300万美元的掩膜组是一个令人畏缩的障碍。而且,该掩膜组费用还只是整个项目中相对较小的成本部分,整个项目需要的总开销在四千万到一亿美元之间。
应用材料公司正致力于改进掩膜编写工具。“随着OPC被用于更多的层,掩膜编写的时间相应上升。而且,从掩膜到晶圆不都是4倍缩小。某些特性是按1倍或2倍缩小来编写的,这是个挑战。掩膜车间将告诉你:如果掩膜编写时间超过24小时,那么他们在成本方面就彻底失败了。而且,这样长的编写时间使他们无法满足上市时间。”Pinto表示。
10、测试和可靠性
可测试性设计、内置自测试、压缩和其它技术都是控制65纳米设计成本所必需的。“工艺可变性可能导致更多的芯片不符合规范,”新思公司的Raghvendra说。为了剔除不满足指标的芯片,各个公司被迫做更多的测试。“设计和测试工程师必须协作开发尽可能便宜的测试方法,”Raghvendra指出,“这给设计方法学带来冲击。”
作者:来大伟
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