在最近一个有关信号完整性的小组讨论会上,业内专家激烈地探讨了高速数字I/O设计与验证问题。
IBM公司工程师Dale Becker追溯了过去四年里引脚密度和带宽巨大的飞跃,但与会代表迅速将话题扩展到I/O设计验证挑战上。Becker表示,随着频率增加,发信技术和设计等均发生了演变。
在当前的设计中,源同步设计已经让位于时钟/数据恢复技术,接收器已嵌入了诊断和统计功能,均衡化成为一个新的问题。他警告说,“我们已跨入了一个无法再将时序误差与噪音分开对待的时期。”
Northeast Systems Associates公司总裁兼CEO Edward Sayere补充说,从架构的角度来看,越少越快跑赢了越宽越慢。但他也警告说,随着串行I/O速度越过3 Gbps,评估标准缺乏的问题日益突出。
Signal Integrity Software公司首席信号完整性顾问Robert Haller提出了工程师如何解决问题。需要基于最佳可用模型的尽可能多的仿真,同时还需对抖动和噪音采用老式的手工计算来验证仿真。
与会代表一致同意需要培训新一批工程师。“我们面临教育的严重不足,” Sayere感叹道,“年轻工程师的工具适应性(tool-oriented)很强,但他们缺乏实践知识,对工具是否合适没有概念。”
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