在日前举行的国际计算机辅助设计会议(ICCAD)上,据一篇论文宣称,FPGA的时序驱动布局算法可能偏离优化结果高达50%。但是,该论文发现,Xilinx的商业布局工具性能要好得多。
这篇论文题为“时序驱动布局算法的优化和稳定性研究”,作者是加州大学洛杉机分校(UCLA)的教授Jason Cong以及其他UCLA研究人员。这篇论文是作者及其同事于2003年1月在日本ASP-DAC会议上发表的另一篇有争议论文的继续,那篇论文声称学术界和商业布局算法在表格中留的线长过大。
但是,线长并不是IC布局唯一的目标,因此,这篇论文从性能优化的角度来探讨布局问题,对两个广为应用的时序驱动布局算法进行了研究。一个是基于仿真annealing法的VPR,另一个是Path,它是VPR的增强版本,考虑了路径共享问题。最后,对Xilinx的PAR布局引擎也进行了研究。
Cong表示,“关键是现代时序驱动布局器在某些特定的结构中性能很差,在最糟糕的情况下,与优化结果相差50%,平均来说,也要相差30%。正面的消息是Xilinx布局器在其Virtex结构中表现相当出色。”
这篇论文的结论是,“结果表明时序驱动布局算法,无论时基于网络还是基于路径,都有改进的余地。”
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