瑞萨将Mentor的0-In声明综合技术用于验证流

Mentor Graphics公司日前宣布,瑞萨科技(Renesas Technology)已完成一项联合开发工作,使Mentor Graphics的0-In声明(assertion)综合技术以及基于声明的验证流与瑞萨科技LogicBench快速原型系统实现集成。

作为合作成果,瑞萨科技自此能够采用任何格式对声明做出规定,并将其用于从基于C语言的系统设计直至FPGA原型确定的整个验证过程中。声明能够较传统方法更早更快检获错误并加以诊断,从而使得设计团队能够以更为经济和高效的方式完成验证工作。

瑞萨科技开发其LogicBench原型系统的特别目的,是在硅片成型之前开始软硬件集成和纠错工作。然而,采用基于FPGA的原型方法则可能限制其能力,因为检获和纠正硬件设计错误的工作只能在本地进行。为解决这一问题,瑞萨科技需要获得能够以任何格式规定声明的技术,其中包括标准声明语言和库,并直接编译进入LogicBench中,从而实现可与软件仿真媲美的可观察性。

基于声明的验证为验证当前先进的系统级芯片(SoC)设计提供了必需的可观察性和可控制性。应用0-In声明综合工具能够简化声明的规定工作,因为它能够从寄存器传送级(RTL)代码中自动提取设计数据(例如时钟、复位和变量名称)。这种独特的设计推论能力允许声明自动适应设计更改,显著降低了设计过程的维护难度和强度。与其它方法相比,0-In声明综合技术大大简化了发现和确定错误原因的任务。0-In声明支持所有标准声明格式,其中包括Accellera公司Property Specification Language(PSL)、SystemVerilog声明(SVA)、Open Verification Library(OVL)、CheckerWare以及0-In声明库。0-In声明综合系统产生的声明可与标准仿真、形式引擎、仿真器或硬件原型系统配合使用。

Mentor Graphics公司0-In验证业务部总经理Steven D. White表示:“顶级设计团队要求各种类型的声明检查工具和原型监视工具能够与顶级验证工具实现互操作。为了全面发挥LogicBench的能力优势,瑞萨科技需要通过一种独特的能力收集并报告错误检测和覆盖范围信息。我们的声明综合技术完全能够满足他们的需要。