一家代工厂和一家独立的库供应商近期相继发布了新的元件库,这标志着芯片业界对‘良品率设计(DFY)’这一关键问题的看法有了巨大转变。
不管从成为学术论文的中心话题还是前沿代工协议中小心隐藏这一问题两个方面来看,DFY现在都已处在成为开放市场上一个有力竞争武器的临界点上。这次转变将促使EDA供应商、IP提供商和代工厂重新审视各自不同的利益所在。
东芝美国电子元器件公司(TAEC)负责ASIC及代工业务部的副总裁Richard Tobias,在DesignCon高峰论坛上就该问题进行了总结。“长久以来,如果一家工厂采用新工艺,晶片产量会得到提高,”Tobias说,“一段时间后,工厂逐步熟悉工艺,良品率就会随之上升。但是现在,即使工厂对新的工艺节点非常熟悉,不同的芯片设计也会使良品率大有不同。”
这一良品率责任的转移已经导致了戏剧性的结果。起初,设计团队、EDA供应商和代工厂都在为自己找寻借口。
但是随着业界逐渐认识到这种推诿必将阻碍向90纳米平台的迁移,一种共同承担责任的意识形成了。客户与其代工厂结成了等同于联合开发的关系,共同攻克良品率难题。Altera公司的技术副总裁Francois Gregoire提到,他的旗下有一百多名工程师正在和晶圆代工厂联合研发90纳米的FPGA工艺和生产线。赛灵思(Xilinx)公司负责产品技术部的副总裁Vincent Tong描述了赛灵思与东芝的合作关系:在东芝工艺集成专家的协调下,芯片设计团队在初始设计时计算预知风险,而另一个团队则专门负责优化良品率。
代工厂、IP供应商和EDA公司现在都争相推广各自的旨在解决良品率问题的产品或特性。
理论上,最简单的方法是建立规则文件,以禁用影响良品率的结构。但是在早期,工程师没有意识到“设计导致良品率下降”这一机理,因此不能制订完整的规则。资料表明,上述结果导致设计过程进入一种模式:根据设计规则完成设计却得到非常低的良品率；通过和代工厂商讨,修改某些物理设计；得到稍好的良品率。如此反复,直到良品率满足要求。
图1: Virage的良品率感应单元,
通过改变版图反映工艺需求
BindKey技术公司的营销和业务发展副总裁Jim Jordan表示:“大部分90纳米的晶圆代工厂已经制订了良好的、具有优先级的设计规则。与完全不按照规则进行设计相比,设计人员遵从所有规则,可能使良品率提高4到6个百分点。”
对于某些设计团队而言,违反设计规则带来的风险比服从规则所需的代价要大。针对这些团队,库供应商开发了特殊的库,保守地解释了规则文件。对工艺信息的准确了解有助于准确解释设计规则,而事实证明代工厂完全不愿与多数客户分享工艺细节,而这恰使其在元件库市场上获得了一个竞争优势。
台积电(TSMC)通过其库合作伙伴免费提供TSMC品牌的90纳米库套件,以此扩大市场优势。台积电北美分公司的发言人声称:“我们一直致力于开发自有库,用于工艺集成,或作为与第三方库供应商和EDA公司合作的手段。”
这给第三方库供应商带来压力,现在他们必须发布一个免费的库套件(尽管是面向特定工艺的)和自己的基本库竞争。Virage逻辑公司就是一例,他们发布了一套与原有DFY方法有很多微小差别的DFY方法,来应对压力。
Virage的总裁兼CEO Adam Kablanian指出,库级别的DFY方法不仅仅依赖于工艺节点,而且与在特定时间下特定工艺所具有的良品率问题相关。随着90纳米工艺的成熟,他表示,起初一些看似严重的问题正在消失。但是,为了提高良品率而利用早期工艺数据设计的芯片现在看来或许过于保守,并且牺牲了芯片的密度或性能。
Kablanian还指出,不同工艺发展阶段所产生的不同良品率问题都是很重要的。因此Virage逻辑公司引入了一系列DFY库,利用单元套件解决特定的良品率问题。他介绍:“其中一共有4种变体,可以解决不同类型的问题。”
集成解决方案
但是从长远角度来看,DFY不能仅仅被看作是一个库选择或是一个版图生成后的检查步骤。Cadence设计系统公司主管DFM业务部的副总裁Marc Levitt警告道:“DFY必须尽快嵌入整个设计流程,而不是作为设计结束后的补救措施被附加。”他还透漏,集成DFY即将打响先进芯片设计流程的下一场战役。
仅有这些在某些人看来是不够的。一些EDA供应商建议说,真正的解决方案是将良品率定义为一个设计指标。在这种情况下,整个硬IP模块将被赋予良品率特征。
这意味着一些公司,无论是代工厂或是类似PDF Solutions的独立供应商,都必须从设计规则转向能够预测个体结构良品率的模型。
到那时,这些模型将在设计流程过程被整合到逻辑综合和版图工具中。Virage公司的Kablanian说,这样做的目的是赋予无晶圆半导体公司与大型集成器件制造商同样的机会,获取好的良品率。为了保证90纳米产品继续沿着摩尔定律的曲线增长,我们必须这么做。
作者:张国勇
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