在即将于美国旧金山召开的第五十届国际电子器件大会(IEDM)上,全球主要的芯片制造商将不失时机地披露他们的65和45纳米工艺,但今年IEDM的大部分论文将前瞻未来的器件,这些器件已经超出平面CMOS的范畴。磁随机存储器(MRAM)、碳纳米管和单电子晶体管都将被列入12月13日到15日的大会议程。
阐述65纳米平台的公司包括IBM、英特尔和德州仪器(TI)。Freescale半导体、飞利浦和意法半导体在法国Crolles的联合研发团队将更进一步,描述一种45纳米技术。
英特尔的研究人员将论述一种工作在2.5GHz以上、供电电压为1.2V的65纳米晶体管结构,它的选通脉冲宽度是35纳米并带有一个应变硅通道。英特尔已经利用面积仅为0.57平方微米的单元创建了一种70Mb的SRAM阵列。
TI的研究人员表示,他们的65纳米SRAM位单元仅为0.49平方微米,并宣称这是利用65纳米技术构建的最小的SRAM单元。该公司已经制造出8Mb的阵列,并计划结合几种技术来减小待机电流,包括体偏置(body biasing)和降低用于存储器阵列的电压。
来自IBM公司半导体研发中心的研究人员与来自其工艺开发伙伴-特许半导体、英飞凌科技和三星电子的工作人员一道,将阐述一种使SRAM 单元仅为0.51平方微米的65纳米bulk CMOS工艺。该研发团队表示,这种bulk工艺提供了优秀的PFET性能,当漏电流(Ioff)为50 nA/微米时,其值为435微安培/微米。
IBM还在与AMD公司合作开发一种高性能工艺,包括绝缘硅技术并预计会添加某种形式的应变硅。尽管这种AMD-IBM工艺没有列入IEDM的议程,但IBM研究人员将携带一篇更超前的论文前往旧金山,它讨论可与CMOS工艺流程兼容的PMOS器件中的应变锗通道。
IBM 宣称与bulk硅控制相比,PFET驱动电流取得了三倍的改善。研究小组采用二氧化铪作为门电介质,采用掺杂的多晶硅作为门电极。
而Crolles联盟坚持在选通脉冲宽度为30纳米左右的45纳米晶体管中采用传统的氧化物。在一个非常规的步骤中,该研究团队计算出两倍选通脉冲宽度是最理想的:对于NFET是32纳米,对于PFET是37纳米。小组成员表示,目标是实现一种低成本的技术,它整合了可选的应变硅,以提高具有高封装密度的晶体管的性能。
纳米级器件
相当大比例的IEDM论文超越了即将来临的工艺节点,而直接探讨下一代器件。来自日本NTT公司基础研究实验室的研究小组已经创造出首个在室温下带有电子转移和检测功能的单电子晶体管(SET)。迄今为止,SET一直被保存在低温下,因为热能可能会破坏电子存储。
NTT的器件是基于两个能够开关的硅连线场效应晶体管。这种盒状结构可以被做得足够小,以便在多级电荷存储器或基于量子点蜂窝自动机的电路中实现室温下的单电子转移。
在去年的IEDM上,最重要的会议之一是由哈佛大学化学教授Charles Lieber带来的演讲,他因为在纳米线领域的先驱性工作而荣获2001年费曼奖(Feynman Prize)。今年,Lieber将参加关于纳米计算的会议。这个会议还将介绍来自IBM研究实验室的碳纳米管工作成果和由加州理工大学发明的纳米级机械器件。
Lieber将考虑如何创建单晶硅纳米线,以及它们对互连和异质结构的影响。他还计划讨论如何使用纳米线场效应晶体管作为超灵敏的化学和生物传感器,以及化合物半导体纳米线的基本光学特性和光电特性。
在12月14日的同一个会议中,IBM研究人员将关注纳米级管状碳分子。他们的论文将披露基于碳纳米管创建FET的工艺,并论述利用碳纳米管作为可调的光源和光探测器。加州理工大学的科学家预计将描述具备潜力执行超低功耗信号处理、计算和感应的纳米级机械器件。这些纳米机械电路是基于微波频率的机械开关。
基于铟和镓的化合物半导体继续提供令人惊呀的频率。HRL实验室将讨论基于磷化铟的电路,其最高频率为430 GHz,发射器宽度小于0.25微米,这是至今为止基于III-V族双异质结双极电路的最小发射器宽度。据HRL 的论文指出,如果基底的电阻能够稍微降低,这种磷化铟异质结双极晶体管(HBT)的最高频率可以达到500 GHz。不过,基于磷化铟的这种器件与基于硅锗的HBT之间的竞争正变得更加激烈。来自IBM和英飞凌的几个研究团队将论述基于硅锗的异质结双极电路,最高频率在300 GHz左右。
磁存储器
在存储器领域,几家公司将报告在MRAM阵列方面的进展,这类器件通过定向一个能够与CMOS逻辑集成的磁材料层来储存存储器位。Freescale、IBM、英飞凌、NEC、瑞萨、三星和索尼都在研究这种方法。尽管MRAM技术必须处理相对较高的写电流,但它在存取时间和非易失性等方面具有优势。
由NEC和东芝研究人员组成的一个团队将展示一种交叉点型的MRAM,与为每个MRAM电容器采用一个控制晶体管的典型方法相比,这种器件承诺提供更高的密度。交叉点单元支持6F的特征尺寸,其中F代表平版印刷术的特征维数。这个研究小组已经利用0.13微米CMOS工艺制造了一个1 Mb 的阵列。这种磁通道交叉(MTJ)结构的面积为0.24 x 0.48 平方微米,当工作电压低于1.5V时,存取时间是250纳秒。
一个来自台湾清华大学和台积电的研究小组将不采用NEC和东芝追求的交叉点方法。该研究小组增加了一个单控制晶体管,用于两个MTJ电容器。他们的1T2MTJ结构达到了6F的单元尺寸,与传统的1T1MTJ方法相比,在提高器件密度的同时维持了快速的读取时间。
作者:来大伟
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