优化生产效率及IC性能,最新Design Compiler综合解决方案出炉

Synopsys近日发布了最新版Design Compiler综合解决方案——Design Compiler 2007。新版本扩展了拓扑技术,以加速采用先进低功耗和测试技术的设计收敛,帮助设计人员提高生产效率和IC性能。

拓扑技术可帮助设计人员正确评估芯片在综合过程中的功耗,在设计早期解决所有功耗问题。此外,还支持Design Compiler 2007 中新的测试压缩技术,在实现高质量测试的同时,减少测试时间和测试数据量超过100倍,并减少后续物理实现阶段由于测试电路带来的可能的布线拥塞。

Hisilicon设计经理黄涛表示:“采用拓扑技术,综合阶段的性能预测与物理实现结果的一致性保持在5%的偏差范围以内。Design Compiler 2007能够在实现通讯设计的高要求性能目标的同时,平均节省5%芯片面积。与布局的紧密相关确保了卓越的性能,这正是设计者快速将有竞争力的产品推向市场所必需的。”

拓扑技术使综合的实现结果和物理实现的结果具有紧密的一致性,这避免了在实现设计收敛过程中的在RTL综合和物理布局之间的耗时反复。Design Compiler与 Galaxy设计平台物理设计解决方案共享技术和架构,可以实现RTL到GDSII过程的一致和高度可预测性。

Cypress数据通信部设计总监Don Smith表示:“Cypress曾经遇到过相互冲突的测试目标,当时我们需要实现高测试覆盖率,而我们的测试设备相对落后,而且只有极少可用引脚和有限的存储器。我们评估了 Synopsys 的自适应扫描测试压缩技术,并在不到一天的时间里就部署到了我们的流程中。根据得到的结果,我们确信能够利用现有测试设备架构,提供最高质量的产品。”

Design Compiler 2007采用了多项创新综合技术,如自适应retiming和功耗驱动门控时钟,性能较以前版本平均提高8%,面积减少4%,功耗降低5%。此外,Synopsys Formality等效检测解决方案得到了增强,能够独立、彻底地验证这些技术,因此设计者无需舍去验证就可以实现更高的性能。

Synopsys 设计产品集团高级副总裁兼总经理Antun Domic表示:“在当今的设计环境中,每项设计都面临一系列不同的实现挑战,要保证可预测硅的成功,就必须克服这些困难。Design Compiler 2007的先进技术将帮助设计师通过最快速、最可预测的路径完成他们艰难的芯片设计目标。”