SoC的发展可缩短制程与设计能力间Design Gap

(作者:勾淑婉)

在日前举行的电子设计自动化及测试研讨会(EDA&T)上,台积电行销副总经理胡正大以“缩短设计生产力落差(Productivity Gap)”为题发表专题演说。他表示,制程持续微缩带来的设计与制程技术间的设计落差虽然可透过SoC的发展予以拉近,但是进入深次微米时代仍有诸多困难有待业界的共同合作才能克服。

胡正大指出,从1995年开始,业界开始谈系统单芯片(SoC)的应用,在芯片尺寸更小、增加效能、降低成本、缩短上市时程,以及功耗更低等效益的驱动下,SoC的应用便持续的发展。虽然一刚开始这是从使用者的角度来驱动这项技术,但事实证明,透过IP重复使用的设计观念,这对设计产业缩短与制程进展间的Design Gap也有很大的效益。他认为,SoC的这股趋势将会持续的进行下去。

虽然SoC能够缩短设计落差,但是,不可讳言,制程微缩的确也为设计业者带来前所未有的挑战。胡正大指出,随着芯片的复杂度日益升高,除了设计验证与可测试性设计(Design for Testability)更为困难外,如何克服漏电流(Leakage)带来的功率消耗也会是一重要课题。

此外,他也认为,在此趋势下,对芯片封装的要求也会日益提升,因此设计工程师在设计时势必也要将封装因素考虑在内,“未来五到十年,同时整合封装技术能力将会是设计工程师的重要议题”,他说。

站在晶圆代工业者的立场,胡正大认为必须要透过与第三方业者的合作,建立完整的IP,才能协助设计产业提升其设计生产力。另外,提供到后段封测能力的完整服务也会是重要趋势,因此也唯有藉由更多的业者合作,才能共同克服制程微缩带来的考验。

EDA&T是Global Sources每年举办的技术研讨会,是台湾地区半导体产业界的年度盛事,在这场以“深次微米时代IC设计链的冲击与挑战”为题的科技论坛中,除了胡正大,也邀请到台湾地区工研院电子所所长徐爵民、新思科技总经理叶瑞斌、威盛电子陈耀皇一同与会进行讨论。今年因合并嵌入式系统研讨会一起举行,两天的会议期间有超过三千位以上的设计工程师参与活动。