在2005年欧洲设计自动化和测试会议(DATE)上,新兴的Defacto Technologies公司致力于将可测试性设计(DFT)提升到更高的抽象级。与此同时,Cadence设计系统公司和新思(Synopsys)公司也发布了重要的DFT解决方案。
Defacto公司正在开发工作于寄存器传输级(RTL)且运行于综合之前的扫描与内置自测试(BIST)插入工具。该公司宣称,将测试插入从目前的门级提高到RTL级后可以缩短90%以上的测试实现时间。
Cadence也一直在提倡一种“统一”的全芯片测试方法,即通过单个编译器实现扫描、BIST、边界扫描、I/O测试并产生时钟信号。而新思正在为其DFT Compiler工具增加测试数据量压缩功能。DFT Compiler是目前为止应用最广泛的扫描插入产品。
DFT在IC设计流程中比重虽小,但却非常重要。以往DFT所受关注相对较少,为什么现在忽然成为焦点了呢？虽然设计师对测试的抱怨不及对功能验证或信号完整性等问题那么严重,但目前看来设计团队的需求与测试工具所提供功能之间的差距正在不断扩大。
图1: RTL扫描插入击败门级插入
Dataquest的最新调查报告揭示了上述差距,该报告指出目前约有40%的DFT用户在开发自己的测试工具。“这是一个令人吃惊的数字,”Gartner Dataquest公司设计与工程方面的首席分析师Laurie Balch表示,“通常情况下,如果有20%的用户在开发自己的专有工具,这说明市场供给严重不足。”
Defacto公司总裁兼CEOChouki Aktouf认为,DFT必须转向更高的抽象层,那样用户在执行DFT时将有更高的效率。据该公司表示,这样做不会影响面积、性能或测试质量。“DFT停留在门级水平已经长达15年之久,是时候有所变化了。”他表示。
不过,并非所有人都同意他的观点。“今天,我们的客户认为扫描插入是综合过程的一部分,”新思负责DFT Compiler Max新产品的技术行销经理Fabienne Desbouvries表示,“他们对扫描插入成为RTL的一部分没有实际需求。”
Cadence公司负责Encounter Test的产品行销经理Mick Tegethoff认为,扫描(特别是BIST)很难单独地在RTL上得到实现。
但Aktouf非常自信,曾是教授的他有着许多相关方面的研究。Aktouf在国际测试会议等论坛上先后发表多篇论文,拥有数项已申请成功的专利,部分产品正在做beta测试,不过Aktouf没有透露客户名称。
Aktouf表示,Defacto计划在今年第42届设计自动化会议之前推出一款RTL扫描插入产品,紧接着会推出一系列BIST工具,首先是逻辑BIST工具。这些工具将能够读取RTL代码,插入测试结构,并生成具有扫描或BIST功能的可综合RTL代码。
这些工具不仅将使测试实现过程的速度提高大约一个量级,而且使综合工具有可能可以优化测试逻辑,并使芯片知识产权(IP)更具复用性。这是因为测试逻辑可以被插入到可综合的IP模块中,而不是之后再被添加到门级网表中。
但是RTL测试插入可以在不牺牲性能的情况下实现吗？Aktouf表示,与门级测试插入相比,面积不会大很多,时序和功耗也不会受到影响。更重要的是RTL测试插入能达到与故障覆盖方法相同的测试质量。
Defacto的产品还可以实现某种类型的“预综合”。“我们在实现DFT逻辑之前只做少量必要的分析,”Aktouf说,“对于扫描,我们需要检测寄存器和存储器。但我们只做必要的处理,这也是速度提升的原因。”
“Defacto提供了一种独特的方法”,Dataquest公司的Balch表示,“主要优点是为插入扫描逻辑采用了更为平顺的步骤,从而使工作从一开始就更为快速和准确。”
与此同时,Cadence则另辟溪径。该公司声称其Encounter Test Architect是首款“全芯片测试架构开发产品”,能够在单一产品中支持多种测试插入任务。
这是Cadence为了能够在DFT市场占领一席之地所付出努力的一部分。DFT市场上目前还有新思、明导咨讯、Logic Vision等公司,它们占有的市场份额要比Cadence大许多。Cadence公司从IBM那里获得测试技术后即开始从事DFT研究工作,随后推出了用于全速测试的自动测试模式生成(ATPG)产品True-Time Delay Test和良品率分析工具Encounter Diagnostics。
Encounter Test Architect是系列产品中的第三个。“我们的想法是归纳出在设计中支持测试所需的所有功能和结构,并在同一个地方对它们进行定义、编译、实现和验证,”Cadence公司的Tegethoff表示,“利用分立工具来做这些事情既冒险又不切实际。”
在接受综合后的网表和用户输入后,这些产品将能实现插入扫描、存储器BIST、边界扫描和I/O测试。通过相关的Opmisr产品,Cadence还能提供测试数据量压缩。Encounter Test Architect与Cadence的逻辑综合产品RTL Compiler联系非常紧密。
川崎微电子(Kawasaki Microelectronics)已经从Encounter Test Architect的技术中获得了出色的结果,该公司CAD小组负责人Yoshihito Nishizaki透露。“Encounter Test提供了我们需要的大部分功能,虽然我们自己开发了一些工具并正在使用之中。”他强调道。
问题是新思的Design Compiler仍然占有约90%的市场份额,几乎所有的新思用户都通过新思的DFT Compiler实现扫描插入。“我们希望向用户提供超越DFT Compiler所能提供的重要价值。”Tegethoff表示。
“Cadence从去年才开始真正进入测试领域。”Gartner Dataquest公司的Balch表示,“Encounter Test Architect是一款集成测试产品,整合了以往由多个独立点工具提供的多种功能。它确实为工程师提供了重要的易用特性。”
但是新思公司的发展脚步也没有停止。在DATE会议上,该公司推出了新一代DFT综合产品DFT Compiler Max。该公司声称,这款产品能够减少10到50倍的测试数据量,因此能够顺利检测出阻抗过孔和桥接故障,而通常这些功能需要使用大量的测试向量。在这种测试数据压缩所需要的短扫描链中还增加了新的“适应性扫描”技术。
数据压缩对新思公司来说并不陌生。“我们的TetraMax ATPG产品可以产生压缩的测试向量,而Socbist产品则提供高达1000倍的数据量压缩,”新思执行部门的行销副总裁Bijan Kiani表示。
但Socbist是针对BIST设计的,其压缩过程的实现需要专门的测试技术。“不同点在于DFT Compiler Max的压缩过程像扫描综合一样容易。”Kiani说,“它是自动运行的:只需一个命令,你就能得到全部结果。”
他表示,10到50倍的压缩率足以处理全速测试所需的额外向量,并能够把它们保存在自动测试设备中的存储器空间中。
区别之处在于适应性扫描,它能知道测试向量是处于压缩格式。据Kiani透露,在一个定制设计中,DFT Compiler Max将8条长扫描链转换成了96个短扫描链。Kiani表示,据他所知不存在压缩和适应性扫描无法使用的情况,设计师可以随时使用这些功能。
这届DATE会议传递出的最大信息就是DFT领域终于新技术。“目前的DFT工具无法满足所有用户的测试需求,这为新的测试方法提供了巨大的市场机会。”Balch表示。
“我们必须确定是否需要自己开发新的工具或使用商用工具,”川崎微电子公司的Nishizaki表示,“我希望EDA供应商能提供更强大且更有效的工具,并提供远多于我们要求的功能。”
作者: 葛立伟
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