信号完整性问题成为设计师挥之不去的噩梦

信号完整性问题虽然形式各异,但有一个共同特征:存在以某种可怕方式损坏设计的有害噪声。信号完整性问题起源于模拟设计,但现在数字设计师也开始为之头疼了。

电源栅格噪声、各种信号间的串扰以及电子迁移都可能导致设备无故障工作时间缩短,甚至使一个设计无法实现其目标。由于信号完整性问题会影响到快速成长市场中的芯片生产,因而会制约良品率和收益,并且这些问题也正变得越来越难解决。

信号完整性问题的解决通常要综合考虑以下因素:某种类型的性能(速度、功率或面积)；良品率或可靠性；以及设计产能。例如,要想在电源栅格中保证严格的IR压降范围,就必须更仔细地考虑电源规划,而这样做势必会影响设计的产能。

那么在今后三或四个CMOS技术节点中,影响信号完整性的因素有哪些呢？

1．模拟/混合信号元件数量的增长。这在高速增长的通信和消费电子等领域表现得尤其明显。不幸的是,信号完整性问题在相应的电路中表现得越来越突出。想象一下尚未考虑耦合、电源噪声和电子迁移的电源管理电路吧。

2．单芯片集成多系统。具有上百个内核的系统级芯片(SoC)已经开始应用于高端网络设备,今后几年中SoC的应用还会更加普及。其结果就是,大量第三方内核之间会出现数百条精细的系统级信号线。这些长信号线甚至会显现前所未有的感抗和/或阻抗效应。

3．电源功率的增加。如果没有足够的时序收敛,设计也会越来越受制于功率约束。因此信号完整性管理不能仅仅关注它对时序收敛的影响。

4．技术空间复杂性的提高。设计师可用的设计方法日益丰富,这包括集成电压岛、专用的单元库以及更广范围(多门限)的器件选择。不幸的是,更多的选项也会带来更多信号完整性现象作恶的机会。

5．可制造性。分辨率增强技术以及该技术与设计流程的整合速度会进一步加快,从而产生新的信号完整性建模困难。

这些信号完整性问题的解决将依靠技术、智能设计与方法学限制的更好组合。不同的目标市场需要不同的方法。但有一点要牢记:不能在设计流程中再增加额外的环路。时序收敛环路已经具有相当破坏性。幸运的是,信号完整性问题常常能融进速度或电源收敛环路之中。

因此,解决信号完整性问题虽然困难,但还是可行的。首先,可以采用先进的信号完整性弱化设计技术,这也许可以借鉴高速、片外的串行互连的设计思想。其次,具体的信号完整性问题显然可以嵌入到常规的时序分析类工具中。第三,电源栅格规划等最新高级工具的应用会越来越普及。

Juan-Antonio Carballo(F1)是IBM公司的研究员,现负责VSI联盟信号完整性小组的工作。Raminderpal Singh(F2) 是VSIA委员会成员之一,也来自IBM。

作者:Juan-Antonio Carballo,Raminderpal Singh