...生产成本和功耗问题在阻碍产业的发展
作者: Peter Clarke
逻辑电路中执行一个基本计算操作——从0到1的转化——所需要的最低能量,可以用E(min)=(ln2)kT来表示。在这个公式里,T代表绝对温度,k是玻耳兹曼常数,ln2是以2为底的自然对数。这一公式是50年前由计算机先驱冯·诺依曼提出的,虽然没有明显的证据支持他的这一推断[1]。
在现时的数字电子学领域里,以CMOS为核心的集成电路还远远没有达到上述极限。然而在CMOS从微米级向纳米级发展的过程中,诸如制造的可能性、材料和环境控制等更为迫切的问题被摆在了面前。我们必须权衡决定是否以及何时采用其他技术最为有利,而从目前来看,更为急需考虑的则是二阶限制问题。
每个芯片的门电路数目每3年就增加4倍[2],但是门开关的消耗能量却没有以相同的速度下降。结果就是高性能芯片的功耗逐渐增加,同时这些芯片产生的热量变得难以消除。
能耗增加源自CMOS晶体管的开关机制。
相对于双极型逻辑无论是否进行计算都要不停消耗能量的特征,CMOS门电路只在每次输出比特发生转换时才消耗CV2/2的能量。因此随着时钟频率的提高,芯片的功率消耗就会增加。只有三种办法能够降低总的功耗:降低供电电压、电容或者转换的次数。
在这三种方法里面,电压的限制可能最为困难。硅的能带隙约为1.1电子伏特,因此不可能在低于1V的条件下运作晶体管。比利时Leuven的大学微电子学中心(IMEC)先进制造流程研究所的商业发展部副总裁Ludo Deferm认为,根据MOSFET导通所需的作用于栅极上的电压判断,“关键不是能带隙,而是门限电压”。
0.9V电压推动CMOS技术发展
“为了获得优良的性能,你需要约为三倍门限电压的电源电压。因此,如果门限电压是0.3V,那么电源电压应为0.9V。如果不要求性能,也可以降低电压,但是不能降低太多。”Deferm说。他同时还指出,如果门限电压太低,门限电流将增高。因此,提高性能的同时增加了功耗。“因此,应该针对不同的应用采用不同的特定器件。”Deferm说,这表明采用具有双门限电压的制造工艺将成为标准。例如微处理器的算术逻辑单元要求晶体管需要很高的性能,而某些应用则要求晶体管具有较低功耗。
业界已经接受了上述观点,但是目前只是做了相关优化的试验,而没有对这种电压限制实现突破。2001年二月,英特尔公司的首席技术官Pat Gelsinger在国际固体电路会议[3]的主题演讲中谈到,功耗和发热是半导体设计中的关键问题。尽管Gelsinger所表达的观点已是众所周知,但英特尔一贯以不惜任何代价追求性能的形象出现,这句话从他们口中说出则并不寻常。Gelsinger认为,在十年内,微处理器将达到30GHz,但如果不对低功耗技术作深入研究,其功耗将达到10千瓦,漏电流将产生三分之一的功耗。
我们真正知道的降低功耗的唯一办法是降低供电电压
“我们所知的降低有效功率的唯一办法就是降低电压,此外我们还必须降低待机功耗。但是在低电压下晶体管并不能获得高性能,因此问题变成为如何在低压下保持性能。”台积电(TSMC)公司的首席技术官胡正明在最近的关于半导体战略的采访中表示。“这表明栅极漏电流是非常重要的问题。我们正试图寻找高介电常数材料来代替二氧化硅,但是我们发现这比所想象的困难很多。”胡正明说。
基础限制
在绝缘体硅(SOI)基底上构造器件是一项已获应用的提高CMOS性能的技术。虽然SOI本身没有提供更好的电子或空穴迁移率,但是它通过降低电容和体漏电电流可以带来好处。不过,业界对于控制SOI的互连电容是否能给SOI升级带来好处的问题还存在争论。
另一个提升晶体管性能的技术是在硅-锗通道上构建器件。由于硅晶格变形,相对少量的锗可以提高电子迁移率。然而我们需要更大的浓度以提高空穴迁移率,而这将导致在试图生产用于CMOS电路的补充MOSFET时遇到麻烦。
锗的采用可能是业界的一项重大变革
除此之外,还可以使用在一层硅-锗上以65纳米和45纳米流程工艺制造的张力形变硅,甚至将来还可以在某些点使用硅-锗上再盖锗的技术。因为锗的电子迁移率超过硅的两倍,空穴迁移率是硅的四倍。然而,锗的应用可能成为业界的一项重大变革。”
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有讽刺意味的是,40年以前由于金属接触点和钝化作用的问题,业界拒绝将锗应用于集成电路。支持者则指出现代的制造能力已经可以应付这种过去难以对付的材料问题。确实,尽管高介电常数门堆栈难以建立在硅材料的上面,但是却比较容易被放置于锗之上。同样再次导致争议的问题是,随着晶体管几何体积变小,侧面极化电场导致载体速度饱和,从而使提升迁移率变得不再重要。
尽管随着材料的变化,有源器件的增益将可能会增加,但值得庆幸的是,我们仍可以在晶体管的其它层,如第二层来实现降低功耗。
FinFET是“救星”
FinFET是一种位于硅表面并且在通道两侧或三侧有栅极的器件。从传统的平面晶体管结构向FinFET转变,可以降低电容,并且可以改变由薄膜放置控制晶体管升级的规律。这个方式是Hu以及他的同事在加州大学伯克利分校[5]进行学术研究时提出的,并且经过了数家领先的半导体公司的试验。英特尔称之为FinFET“三门”器件。同样在晶体管级别,我们还可以通过偏置晶体管管体来减少漏电流。通过动态地控制晶体管的管体电压,英特尔认为这可以同时在两个方面实现优良表现:该电路运行时,虽然有较高的泄漏功率,但是其速度会更高；在不运行时,其泄漏功率则更低。
我们可以在电路中增加“睡眠”和“堆叠(stacked)”晶体管来降低功耗。睡眠晶体管是“hardoff”器件, 它可以消除相邻有漏电流的高性能晶体管在非工作状态下的功耗。堆叠晶体管比单个晶体管的漏电流小,因此,如果电路对速度要求不高,则可以使用两个晶体管来代替单个晶体管,该方法以牺牲面积来降低功耗。意法半导体公司的研发主管Michel Montier评论说:“下两代或三代产品将有新的材料和晶体管类型以及各种技术改进,要这样做就将很困难,并将增加采用这项技术的成本,但为用传统方法来采用15纳米或10纳米晶体管提供机会。”
性能限制
IMEC公司的Deferm指出,越来越复杂的芯片内部连接限制了性能的提升,而并非有源器件。“从系统的角度来看,芯片内部互连变得越来越关键,需要在设计上有一个根本的改变。”他说。
正是上述原因促使人们在铜互连和低介电常数绝缘体材料上展开了研究,但是尚无突破性的进展。领先的晶圆代工厂在引入130纳米制造工艺技术时,在低k材料应用上遇到了麻烦。业界正努力将二氧化硅的绝缘体介电常数从大约3.9降低至2.2。“但是改善的空间并不大,”德州仪器的硅片技术开发总裁Hans Stork说,“真空的介电常数是1.0,实际上我们已经接近导体材料的极限了,并且还必须全面解决高频感应效应问题。”此外,在导体之间的气隙或真空不能很好地导热。“介电常数的可降低空间已经很小了,不可能达到一个数量级的改善。”Stork说。
架构和算法
这使得在很多方法中,改变结构和算法是降低功耗的最有效途径。“并行处理是用面积来换取低功耗的很好方法,由于两个模块像一个模块一样处理同一个任务,因此只需要一半时钟频率和较低的电压,从而可以降低功耗。”TSMC的胡正明说道,“同样,我们也可以用存储器来降低对处理能力和通信带宽的要求,进而降低电路功耗。因此,你可以采用大容量的片上存储器,并用这些存储器高速缓存尽可能多的数据,这样就减少了数据处理或从外部芯片读取数据的时间和功耗。”
研究表明,通过对软件模块进行重新安排以尽量减少存储器调用,并改变高速缓存的配置、大小和位置,可以带来若干数量级的功耗改善,但同时也有降低电路适用性的可能,使其更具某类特定应用电路的特性。然而,由于发展的过程总是循序渐进的,当前业界主要是通过改进电子设计自动化工具,用增加面积来提高芯片性能。事实证明,低功耗设计是很难实现的。
业界仍不愿放弃晶体管和逻辑结构
以上的所有讨论均基于CMOS或类似逻辑方案的假设。而且一点也不意外的是,业界也并不愿意放弃他们所熟悉并一直应用很好的晶体管和逻辑结构。但是,水冷却则不包括在内。为了不使用噪声大的风扇,有些个人电脑就已经采用了水冷法,因为对这类产品来说,功率以及发热可能是最为关键的问题。解决CMOS功耗的CV2/2极限的另外一个有效的方式是采用绝热电路,又名电荷恢复电路。
我们在理论上已经证明,如果一个计算在逻辑上是可逆的,并且通过在一个物理可逆的技术来实现,那么其计算引擎就能够被设计成不消耗能量的引擎。当然上述的理想系统,就像一个永动机一样,是不可能实现的。但是学术界已经以MOSFET器件为基准,设计出了若干个高能效的绝热逻辑系统。
绝热原理
应用绝热原理的方法之一是,首先应用于芯片间通讯,然后是芯片内通讯和时钟信号分配。英国Adiabatic Logic公司已经设计开发了一种IC输出激励器,据称与传统的串行端子驱动方案相比较,节省了高达70%的芯片间通讯的功率消耗。
在绝热设计中,三极开关的周密时间以及晶体管电容的使用,使大多数能量在信号从一个芯片向另一个芯片传输的过程中得以重复利用。在芯片间通讯中使用绝热I/O设计,可以节省超过三分之一的芯片级功率消耗。
计算引擎可以被设计得不需要消耗能量
ADI公司的线性产品副主席Lew Counts赞同并声称,I/O能量效率的提高是较易于取得的成果,包括射频、模拟以及数字系统的优化等也一样。“数字系统方面进展很大,但是其它部分没有与数字系统同步发展。”Counts说。无论如何,模拟电路受电压和临界尺寸缩减的影响较小。
模拟电路的问题
“在数字电路里,功率消耗与生产力成正比,”凌特公司的联合创办人Bob Dobkin称,“在模拟电路里,生产力并不总是与晶体管的密度或者电路的速度有关系。模拟电路也许有其他的功能要求,比如准确度、稳定性和线性度等,这些都是与功率不相关的功能。”晶体管较小的运算放大器的运行速度更快,消耗的能量更少,因为它的电容较小。当然也有一个极限。速度更高的数据转换器消耗的能量更多,这与它的转换速度成正比。
英特尔公司表示,传统的CMOS及其派生技术还能够继续发展升级10年
模拟电路设计者认为模拟电路有灵活性,他们可以寻求更巧妙的技术来调节功耗。“比如说,脉冲状态转换稳流器将能量输出并存储于输出电容器,然后进入睡眠状态。”Dobkin称。“最高性能指标将继续上升。”Counts说,但是他同时认为,有些模拟功能已经开始从数字芯片中分离了出来。“应用经历了集成的阶段又走向了另外一面。在0.13微米时,你可能需要进行灵活的划分。如果你的模拟功能与1V的数字电压不矛盾,那么很好。但是如果有矛盾,那么你就不得不需要一个单独的芯片了。”
由于可以通过多种方式来解决功率和发热问题,许多专家都认为,在可预见到的将来,并不需要采用单电子模式、碳纳米管或者电子自旋器件等技术。虽然芯片巨人英特尔同样在讨论将碳纳米管集成在硅平台上的可能性,但该公司仍然认为,传统的硅或者它的派生技术至少在未来10年内仍然能够继续扩展。“单电子效应与速度要求不相容。它可以保持电荷但是读和写较慢。人们并不知道如何去使用这样的一个折中的产物。它必须增加与CMOS和其它之前的技术的兼容性。这个问题是不容忽视的。”Stork[6]称。
参考文献:
[1] James D Meindl, Jeffery A Davis “The Fundamental Limit on Binary Switching Energy for Terascale Integration," IEEE Journal of Solid-State Circuits, Vol. 35, No. 10, (October 2000).
[2] Gordon Moore, "Progress in Digital Integrated Electronics," IEDM Tech. Digest, (1975), pages 11-13.
[3] Pat Gelsinger, "Microprocessors for the new millennium: Challenges, opportunities and new frontiers" ISSCC Tech. Digest, pages 22-25 (2001)
[4] Shekhar Borkar "Designing for power-The future of Moore's Law," Part two of three-part interview with Intel Fellow Shekhar Borkar at Intel Labs Web Site
[5] X. Huang, W.C. Lee, C. Kuo, D. Hisamoto, L. Chang, et al, "Sub-50nm FinFET: PMOS," IEDM Tech. Digest, (December 1999), pages 67-70.
[6] Kazuo Yano et al. "A 128-Mbit early prototype for gigascale single-electron memories," Digest of Technical Papers. 45th ISSCC 1998, (5-7 Feb. 1998) pages 344- 345, 462.
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