业内专家日前在国际测试大会(ITC)上表示,潜藏的设计缺陷正日益象工艺问题一样多地决定着芯片良率(yields)。
明导科技(Mentor Graphics)首席科学家Bernd Koenemann在演讲中强调,设计不足对IC良率的影响更大。“如今已进入‘所见非所得(what-you-see-is-NOT-what-you-get)’的时代,”他说,“这令许多人度过无眠之夜。”Knoenemann称,在亚波长加工中,特征尺寸比光刻用的波长宽,缺陷与设计的关联度就越来越大。“这些不可见的缺陷无法被传统的测试流程检测出来,能造成灾难性的后果,”他表示。
这种情况影响着晶体管性能、匹配(matching)和提取(extraction),是器件可变性的决定性源头,还令性能复杂化。同时设计也变得前后制约,这意味着芯片内温度变化大,经过一段时间,有可能引起猛烈的功率变化。
Knoenemann表示:“我们在让芯片先后工作于低频率和高频率,长时间地观察了从40到110摄氏度范围内芯片的变化。结论是EDA工具要精确设计电路性能愈加困难。”他呼吁业内开发更容易诊断出测试错误的测试解决方案,并寻找将潜在良率统计信息反馈进设计周期的途径。
其他演讲人也持同感,敦促设计师测试系统体系缺陷。新兴的可制造性设计模型能在三种良率环境下运行:随机、参数和系统缺陷。凌云逻辑公司(Cirrus Logic)先进产品工程部Bob Madge指出,“系统缺陷已超越随机和参数缺陷居支配地位。设计需要将良率信息返回到设计流程内。”
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