业界对串行标准和协议(如PCI Express、串行Rapid I/O和SerialLite)的广泛接受将促使人们更多地使用带有CDR(时钟和数据恢复)模块的高速串行收发器。这些过去以4通道或8通道专用标准产品(ASSP)实现的收发器现在被集成到高端FPGA中。带嵌入式收发器的FPGA具有更高的灵活性,可以减小板空间,并避免了双芯片方案的接口问题,因而成为对电路板设计者有吸引力的一种解决方案。
把收发器放入FPGA相当于把接口问题从电路板设计者转移到芯片设计者。当把16通道3.125Gbps的高速收发器集成到FPGA中时尤其如此。集成挑战来自4个方面:底层规划、设计方法学、布局和封装。
底层规划
创建一个同时适用于两类FPGA的底层规划是非常复杂的:其中一个FPGA不带收发器,另一个带有收发器。我们首先设计不带收发器的器件。当设计带有收发器的器件时,我们可以复用第一个器件80%的底层规划。具体来说,我们从第一个器件的底层规划中拿掉右端的低压差分信令(LVDS)I/O模块,并代之以收发器模块。
为降低风险,我们首先使用一款功能已被完全确认的测试芯片来验证收发器设计。在完成对收发器设计的改进之后,我们复制出16个收发器模块以实现带有收发器的器件。
图1:当把16通道3.125Gbps高速
收发器集成到FPGA中时,集成挑战来自四个方面:
底层规划、设计方法学、布局和封装。
另一个挑战是如何优化裸片上高速收发器的路径并保证信号完整性。路径越短越好。我们把收发器I/O垂直连接到裸片表面的凸点阵列上,以避免在两者之间使用多个金属互连层。为了给垂直连接开辟通道,我们不得不对收发器模块上的金属层进行手工布线。
设计和仿真
收发器要求使用不同于FPGA结构的设计方法学,这造成了另一个集成挑战。收发器由多个混合信号模块组成,包括锁相环(PLL)、CDR、预加重、均衡器、速率匹配器、字对准器、8B/10B编码器/解码器、模式检测器和状态机模块。
设计带收发器的FPGA需要使用一种新的混合信号仿真环境。首先,我们使用标准的基于原理图的Spice网表设计和仿真一个个单独的模拟模块。当把多个模拟模块放在一起进行仿真时将遇到一些困难:针对这种系统级测试的仿真可能需要花费非常长的时间。为了克服这个问题,我们为所有模拟模块创建了基于硬件描述语言(HDL)的描述。
在每次进行系统级测试时,某个特定的模拟模块可以用HDL模型替代,而其它模块仍可以是Spice网表。我们把这些混合的HDL/Spice模拟模块网表与数字模块的HDL模型(或者在某些情况下是门级网表)结合在一起,从而创建出一个切实可行的系统级仿真环境。这种混合信号仿真方法学还复用了用于仿真RTL数字逻辑的Verilog测试平台。
FPGA还面临着一种独特的验证挑战。由FPGA设计工具(如Quartus)解译的计算RAM(CRAM)的功能需要得到验证。我们把一组公共的输入向量和CRAM设置同时应用到设计工具的内部数据库和IC设计的Verilog/原理图数据库上。从两个仿真得到的结果必须一致。
布局集成
在布局方面面临着两个挑战:其一是收发器模块同FPGA其它部分之间的电气隔离,其二是FPGA和收发器需要采用不同的布局规则。
因为收发器具有严格的抖动产生和容差规范,它必须与FPGA的其它部分隔离开来。为避免来自FPGA结构的噪声耦合到敏感的PLL和CDR等电路,我们使用一个深N井环把收发器模块围绕起来。每个收发器模块都有专门的电源和地线,并与其它模块的电源和地线隔离开来。而且,每个模块都连接到自己的地线和电源球上。
尽管FPGA和收发器处在同一块裸片上,但两者的设计规则却稍有不同。在对整个芯片进行布局验证时,收发器和FPGA需要采用不同的设计规则检查(DRC)和版图原理图对比(LVS)方法。我们定义围绕收发器的环为互连区,并仅允许金属布线的信号穿越这个环。在用DRC验证收发器和FPGA之后,我们对互连区施加一个局部的设计规则检查,以便把它们整合到单一的数据库中。
封装选择
选择一个支持Gbps级速率的封装也很重要。使用多层FR4材料作为基底的倒装芯片FBGA封装可以满足此要求。高速I/O路径要给予优先考虑并使之尽可能短路。此外,我们要控制走线阻抗并尽可能减少高速信号过孔穿越的次数。通过对超过200条从裸片凸点到封装球的关键路径进行仿真,我们最大程度地保证了信号完整性。我们使用先进的建模工具、HFSS和Ansoft来提取走线和过孔的Spice模型。最后,为降低串扰和噪声,我们对电源和地线的平面与路径进行了特殊处理。
集成到FPGA、ASSP和ASIC的收发器将不会止步于3.125Gbps。下一代FPGA将包含速度更高的收发器(6.5Gbps到10Gbps)。随着数据速率的提高,面临的集成挑战也将上升。
作者:Ramanand Venkata
技术专家
Altera公司
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