材料和集成方案的选择将决定谁胜谁败
作者: David Lammers
半导体产业不断缩小CMOS的尺寸的过程,就像人们攀登陡峭的山峰一样,越到更高的峰顶就越令人心惊胆战。事实上,针对新型材料与器件结构的集成工作已经令一些人丧失信心。而有些人则相信,半导体业界只要投入更多的研发力量就能够解决面临的材料问题,因为自贝尔实验室发明晶体管以来,业界就这样克服了一个又一个类似的技术壁垒。
解决方法一定会找到,但是有可能落后于国际半导体技术蓝图(ITRS)组织所确立的改善CMOS性能和功耗的时间表。在这段时间内,某些公司将面临优胜劣汰的压力,而另外一些公司则因为使用了正确的材料和集成方案而生存下来；还有其它的公司则可能会走不同的路,一直到失败或被幸存者合并。但有一件事情是肯定的:CMOS技术必须被改善,并且将迅速被改善。
高性能逻辑电路所需要的关键创新可能会出现在明年,比如张力形变晶片；高k值栅极电介质和金属栅电极则可能出现于2007年；到2008年则可能出现完全耗尽型SOI(绝缘体硅),以及随后的诸如FinFET的多门器件结构。
根据摩尔定律的曲线,类似那样的进程一定会发生。当然,根据各自的产品和技术,每一家公司都希望能走一条有特色的道路。
Peter Zeitzoff是International Sematech的高级研究员以及ITRS PIDs(工艺集成、装置以及结构)技术工作组的副主席,他表示:“如果注意到在半导体业发展过程中晶体管性能的变化,你就会发现晶体管性能每年提升17%。如果没有新的技术作为推进剂,我们就不可能像这样长期保持增长。”
Hans Stork是TI公司的高级副总裁,主要负责芯片技术研发。他提出了一个现实的问题:“我们还能够继续保持这种每两年70%的收缩周期吗？”
这将依赖于我们采用的新材料能否给我们带来期望的利润。从物理学角度来看,这一点是可以实现的。但是不能肯定的是,我们是否能扭转新材料应用数量迅速下滑这种不利状况。
当一个行业的收入增长下滑的时候,它的成本和产出就变得非常重要了,Mogab称。
“关键还是细节问题。业界能否在仅为20到30纳米宽的器件里不断应用新的材料？并且能保证他们有效地大规模量产呢？”Stork反问道。
电流渗漏的问题
在改善性能的同时,业界还需要面临一个基本的任务:控制渗漏电流。这是一个与高性能以及低待机、低功耗运行同等重要的问题。
IBM微电子器件部的高性能逻辑技术主任Jeff Welser称,控制渗漏电流已成为首要的问题,这在业界还是第一次。“我们一直都在处理渗漏电流的问题,但总是次要问题而非首要问题。在如今的会议里,我们不再讨论有多少可供驱动的电流,而是在讨论如何消除渗漏电流。”他说。
Dave Robertson对这个问题的看法有一点不同,他认为:“所有的规则都在改变。根据180纳米以至150纳米的设计规则,当你将一个器件关闭之后,它确实是关闭了。但是对于130纳米的器件,即使你将它断路,它也并非正真被关闭。”Robertson是模拟器件公司高速转换器总监。
绝缘体硅(SOI)可以被用来连接电源和漏电以限制渗漏。通过使用SOI降低器件上的电容值,IBM和Motorola已经成功的提升了他们的PowerPC微处理器的性能。但是要控制门电路的渗漏电流则要困难得多,要解决这一问题首先要解决硅和二氧化硅之间的稳定结合的问题。
关于高k电介质
高k的有效性是半导体工业面临的关键问题。
不幸的是,到目前为止并没有取得令人满意的成果,而且也没有能够找到一个适用于65纳米结点的高k材料。许多世界顶尖的材料科学家为此已经研究了很长的时间。IBM的Welser称:“这一方面仍然存在一些需要解决的问题。”
大多数的金属氧化物,例如二氧化铪等等,在线路中的迁移率严重下降。也许可以通过使用应力硅来提升迁移率。
摩托罗拉的先进产品研究与开发实验室的主任Joe Mogab称,比迁移率的问题更麻烦的是设置和保持门限电压。高k氧化物器件的门限电压可以迅速窜升至500毫伏或更高,比逻辑芯片所需要的200到300毫伏门限电压要高出很多。并且当该芯片运行和发热之后,其门限电压将以不可预测的幅度来回摆动。
“我们认为,应该有办法解决所谓的迁移率问题。”Mogab称,“门限电压是最大的问题,不仅仅是门限电压的变化或不稳定性,门限电压绝对值过高也是一个挑战。我们取得了一定的进展,但是还没有完全解决。门限电压的问题至关重要,要么解决它,要么就出局。没有其它的选择。”
当使用通常被称为金属氧化物的高k电介材料时,PMOS器件和NMOS器件之间的门限电压可能会不对称。
“这确实让人提心吊胆。你有两个通道,但是当采用新技术时这两个通道又并不总是能同步,这增加了解决问题的难度。因为CMOS的静态功率很好,所以你又不能轻易放弃它。”Mogab说。
有些公司比如AMD介绍说,即使是没有高k氧化物,仍然可以通过引入金属电极的方法来提高性能。
AMD公司正在研究一种完全硅化物方法,使用中频能带隙金属来完全地代替多晶硅。
其他公司则计划首先引入一个高k材料,然后通过在邻近节点引入金属栅的方法来降低风险。
而摩托罗拉则采用了另外一种方式,他们认为有必要同时引入了金属栅和高k氧化物。
“我们必须这样。”Mogab称,“由于多晶硅和高k氧化物之间的反应,我们确实没有其它的选择。我们并不认为应该使用聚合物来与金属氧化物共同工作。”
他补充道:“也许可采取一些补救措施,比如在金属氧化物之上添加一个覆盖层以将金属氧化物和聚合物隔离开。但是这将给可扩展性带来大问题,因为无论你做什么,都将危害有效介电常数。”
应力硅也给科技人员带来了同样复杂的问题。增加应力来提高迁移率的方法可用来满足对高k材料的某种需要,因为这种方法改良了离子性能,同时又保持了相同的断电电流(Ioff)。
法国的Soitec和日本的几家大型晶圆供应商打算采用一种层转移技术,这种技术可以在SOI上实现应力硅,且应力可施加到整个晶圆上。
或者我们可以在工艺流程中,通过原有的外延沉积,将应力引入沟道区。
大多数关于应力的讨论都涉及到拉力应变的问题,因为顶层硅是堆积在多层硅锗之上的,而硅锗的锗含量要高20%或更多。较大的锗原子拉伸了较小的硅晶格,显著地提高了NMOS器件中的电子迁移率。
拉伸应变对改善PMOS器件性能的作用不大,但是我们已经知道,被加以压缩应力之后PMOS晶体管速度将增加。有些公司正在进行研究以期望能同时改善拉力和压力,这是一项艰巨的任务。
Sematech的高级研究员Howard Huff称:“一旦涉及到应力硅的问题,你就会发现问题比你想像的更复杂。并且一旦你在SOI上应用了张力,那么你只能得到非常薄的层,并且不同的结构对应的成本也不同。”
顶层硅必须非常薄,否则由于应力聚集,某些点位的张力可能会给活动硅层带来致命的缺陷。根据估计,包括多层硅、分级硅锗以及埋入的氧化层在内的总厚度必须小于1,000埃(Angstroms)或10纳米。如果超过这个厚度,埋入的氧化物将不会带来任何好处。
超薄导致其结构已经被耗尽,硅体的厚度必须小于200埃,而按ITRS的产品蓝图,最终厚度将是100埃,Sematech公司的Zeitzoff称。对于晶圆供应商而言,这是一个很高的标准,对于测试供应商也同样是一项不易完成的任务。
英特尔似乎在这一领域领先一步,它将于明年向市场推出一款90纳米应力硅微处理器。
而摩托罗拉计划在它的下一代90纳米工艺中引入某种形式的应力硅,预计上市时间是2005年。IBM计划在65纳米结点上将应力硅和SOI相结合。
UMC先进器件发展部的主任W.T. Shiau介绍说,UMC关于的研究显示在同样的有效功率下应力硅能够提高10%的速度。然而,“还存在几个主要争论点,特别是在引入应力硅带来的缺点方面。”
为了限制缺陷的数目以及维持应力形变的水平,在整个工艺过程中必须小心地控制热平衡。
在决定使用应力硅前,必须设计出新的材料和器件结构。这就是为什么高k氧化物的有效性问题会如此折磨技术经理们的原因。如果有一个高k材料乃至一个“中k”材料比如硅酸铪,能够用于控制泄漏电流并支持器件可伸缩,那么平面CMOS结构大概就可以继续使用若干代。
但是有人相信,高k材料的使用将证明垂直器件结构,比如FinFET,可能比之前预计的更早投入应用。
FinFET采用垂直通道和双门电路代替了平面堆栈。双门结构允许更多的电流穿过通道,同时保持门氧化层在某个较厚的尺寸。例如,FinFET上一个厚度25埃的门氧化层的性能同平面结构的15埃厚度大致相等。
然而,FinFET仅仅能满足1到2代高k栅氧化层的需要。并且当前业界所有的EDA设计工具和产品设计均以平面结构为基础,要转移到FinFET则是一个非常巨大的手术。双门晶体管可以与平面晶体管在同一芯片上使用,并且IBM已经展示了其应用FinFET制造出的SRAM单元和环形振荡器。IBM的研究中心研究管理员Meikei Ieong称。
FinFET的优点是具有更高的长宽比和双门结构,器件可以有更高的每单位面积电流密度。Ieong解释说,FinFET仍然是一个金属氧化物半导体场效应晶体管,并且可以通过在晶体管上植入两个乃至三个鳍片来改变其驱动电流。虽然FinFET的器件尺寸比较平面晶体管而言非常小,但是FinFET对通道的控制更好,而且支持更好的门限电压控制。
然而,Ieong认为对于设计工具以及设计技巧均是完全基于平面晶体管的整个产业来说,引入FinFET将是一个重要的业务转移。他称,最理想的情况是,在FinFET之前首先引入高k材料。但是,高k材料的门控问题又出现了。
“高k会出现吗？我不能肯定。这方面的进展并不大。但是也许现在正在进行的许多研究会让高k以比人们想象的快的多的速度出现。”Ieong称。
UMC的Shiao称,他的公司已经生产出基于FinFET的电路,并且发现主要的困难是校准光刻步幅。“我们没有试图生产最小的器件——我们的试验模型有一个小于40纳米的通道。但是我们相信业界也一定会遇到校准的精确控制问题。”
摩托罗拉的CMOS平台开发主任Suresh Venkatesan说,即使在45纳米结点或更晚应用FinFET,技术经理们现在就必须开始思考如何采用应力硅、门氧化层,或许还包括总有一天需要的双门结构的技术。
“应该以怎样的顺序来开展这些工作呢？你不可能现在做某些事情,然后又(在稍后的节点上)把一切都改变了。必须有一个蓝图来引导你一代技术接一代技术地进行构建。”
考虑到3-D结构时,Venkatesan补充道:“当前业界正在研究的技术并没有很好的转化成垂直结构。我们必须对技术发展进程进行评估。在半导体升级的竞赛中,你必须提前考虑四步。”
但是,何时才能出现一个高k门氧化层则是影响所有这些决定的一个关键。他称:“这个过程中的关键的问题,取决于是否有一个备用门堆栈。即使你决定向着FinFET的方向努力,也许你可以在一代或两代上获得成功,但是然后你就不得不面对增加氧化物厚度的问题,怎么办呢？这时你还是需要高k。”
京公网安备 11011202001138号
