如何降低90纳米FPGA的功耗

每年都有更多的市场和系统采用FPGA,这个事实反映了FPGA领先供应商的成功,他们推动了工艺技术、性能/密度和性能/价格比的提高。但是FPGA朝90纳米的发展对供应商提出了挑战,只是从密度、特性和时钟周期方面做努力远远不够。这个最新的工艺节点同时带来了如何把功耗降到最低的问题。为了争夺许多主要的目标应用,供应商必须使得设计人员降低整个系统中的FPGA功耗。

Anil Telikepalli, 赛灵思公司高级经理。

FPGA的功耗主要分为静态和动态功耗两个部分。历史上,动态功耗,即对器件的容性负载进行充电和放电所需的功耗,占总功耗的大部分。然而现在在90纳米节点,穿越FPGA晶体管中氧化栅的漏电流带来的静态功耗,取而代之成为关键问题。伴随着每一代新工艺,晶体管变得更小而且氧化栅变得更细,漏电流随之会增加。

降低静态功耗是一个选择正确的供应商和FPGA的问题。从用户的设计角度看,他们对降低静态功耗几乎是无能为力。

不同于ASIC、ASSP和微处理器,FPGA并不要求其所有的晶体管都以最高速度进行开关。相当数量的晶体管组成了用来配置逻辑的可配置存储单元,而导通晶体管用于实现可编程的互连路由。配置存储单元的速度不需要很快,而可编程互连晶体管只是在从源极到漏极才需要快(而且并非在栅极的控制下)。

FPGA可以利用大量这种类型的晶体管组合一种工艺方法,即三重氧化层技术,来大大降低静态功耗。采用三重氧化层技术后,一些90纳米FPGA的静态功耗只有上一代130纳米产品的一半。

由于器件选择对静态功耗很重要,因此一个关键的建议就是挑选提供适当资源量的FPGA,不要多浪费资源。任何额外资源都会带来静态功耗,即使它们在你的设计中从未使用过。考虑在FPGA产品线中有多少器件可以使用,并考虑相在一定逻辑密度下各种不同的资源比(存储器、FIFO、I/O、时钟、DSP、处理器、收发器)。例如,你应该选择一个具有120个 DSP功能和10,000个逻辑单元(用于控制逻辑)的FPGA,而不是被迫选用90,000个逻辑单元来实现120个 DSP功能。

不同于静态功耗,动态功耗很大程度上由设计主导,它受系统性能(开关频率)、电源电压值、设计密度(互连数量)、设计活性(互连开关的百分比)、输出负载和时钟管理等因素的影响。

作者Anil Telikepalli是赛灵思公司的高级经理。

作者:Anil Telikepalli

高级经理

Email:palli@

赛灵思公司