采用ISSP快速硅解决方案平台进行ASIC设计

ASIC设计面临的挑战在于小批量生产成本很高、回收NRE费用困难和设计周期较长,FPGA是ASIC设计的重要桥梁,但是成本太高,本文介绍的ISSP快速硅解决方案平台为那些需要高性能ASIC的用户提供了理想的解决方案。

目前,AISC开发主要通过三种方法:标准单元IC、FPGA和门阵列。对于具体应用来说每种方法都有各自的优缺点,因此在每个独立的开发项目中都需要认真权衡各种利弊因素。

标准单元IC、FPGA和门阵列

标准单元IC既能最优化面积利用率又能获得最好的性能,它要求对开发资源进行投资以构筑充实的设计基础。在标准单元IC设计中,不仅要求功能强,而且要求工艺技术不断更新换代。

在设计规则长度小于0.25μm的深亚微米(DSM)设计中,设计人员通常要花费大量精力解决DSM效应如迁移、天线效应等问题,这些问题主要由非常小的物理结构引起的。这正是在后端设计流程中采用专用开发工具处理这些效应的原因。

这些设计工具对设计人员的专业知识提出了更高的要求,同时也需要一些专业设计公司提供工具使用方面的帮助,开发人员在工具领域掌握的专业知识越多,就越有可能获得最优化的设计(面积最小同时性能最佳)。

由于存在设计和工具应用两方面的挑战,缩短设计时间自然就成为项目计划的一个决定因素。另一个需要慎重考虑的因素是与标准单元IC相关的NRE费用。该费用主要用于制作蚀刻掩模,当掩模的设计规则长度在0.18μm以下时,NRE费用通常高达几十万欧元,这种情况下要保持收支平衡就必须销售大量的芯片。这就给FPGA(现场可编程门阵列)制造商提供了极好的切入点。

FPGA给人的第一印象是成本非常低。与标准单元IC和门阵列相比,FPGA具有可编程的优点,因此不存在掩模成本。在系统开发或测试阶段这一点是非常有吸引力的,因为在这一阶段仍可进行设计修改,并且不用花费巨大的额外成本。但对FPGA来说,集成非常复杂的设计同样需要付出很大努力。另外,标准单元IC通常能做到很高的系统频率,FPGA却不行。当进行大批量生产时,FPGA所具有的成本优势也将不复存在,这也是最初看来非常有吸引力的FPGA逐渐失去魅力的原因。

FPGA的可编程性对硅面积的要求更大,因而功耗更高,为了适应数量增加的外部引脚,封装的价格也更昂贵。即使是小批量的生产,掩模可编程ASIC方案的成本也会更低一些。

与标准单元IC不同的是,门阵列技术为设计工程师提供了门结构完备的芯片,比如在“门海”结构,设计工程师唯一要做的就是通过金属层上的门级布线实现ASIC。与标准单元IC相比,门阵列的主要缺点是面积利用率和性能都较低。

另一方面,门阵列的开发成本要远小于标准单元IC,因为电路实现只需要增加金属层,极大地减少了设计步骤。门阵列的开发工作也相对比较简单,因为大部分可以自动完成。例如NEC提供的门阵列技术,能够在“门海”结构基础上达到0.25μm的设计规则长度,批量生产的成本要明显优于FPGA。门阵列技术的目标非常明确,就是让采用FPGA的设计人员转向采用门阵列技术。门阵列技术所能达到的系统频率超过目前FPGA技术所能提供的频率。

ISSP高性能低成本方案

ISSP快速硅解决方案平台以0.13μm技术提供高达300MHz系统频率的高性能,NRE成本仅是采用标准单元IC做同一设计的十分之一左右,同时单价也远小于功能相当的FPGA。采用这一新设计可以避免0.13μm ASIC设计中与工艺有关的典型问题,设计工程师只需要考虑实际电路的实现。此外,ISSP设计能够快速地投入批量生产。样品的设计周期大约只需一周时间,批量生产也只需一个月。

ISSP基于NEC CB-12标准单元ASIC技术所用工艺,其设计规则长度为0.13μm,不管是小批量还是大批量生产都具有良好的性价比。目前的ISSP产品系列包括3种不同规模不同集成度的主芯片(图1)。

ISSP具有复杂的复门结构(CMG)(图2),设计工程师利用CMG可以在更高抽象级实现实际电路,并能避免DSM效应。由于有了这种预定义的复杂门结构,DSM效应不再影响到设计实现。除了CMG外,ISSP主芯片还提供预集成、用户可配置、容量可达1M位的SRAM。每块主芯片都配置有4个输出频率高达400MHz的模拟锁相环和多达16个的数字锁相环(DLL),该DLL可用作DDR接口上的从芯片。

ISSP的优势

目前,FPGA在几百MHz以上的系统设计中还面临一些挑战,这是对性能要求高的用户不得不选择标准单元ASIC技术的根本原因。当采用标准单元ASIC开发技术时,通常要用到昂贵的基于FPGA的硬件仿真器或FPGA开发板,然后再把硬件描述转换成标准单元IC。

上述方法一般只能完成电路的功能验证,无法进行实时验证,因此存在只有最终的标准单元IC才能确定性能级别的风险。ISSP则在时钟布线方面提出了新的概念,即时钟要经过预布线,如此便能使全局系统频率达到300MHz,本地系统频率达到400MHz,最终有多达2个全局时钟和8个本地时钟与该时钟系统相连。因此ISSP完全适合用来设计高性能的ASIC。

可测性设计(DFT)

在电路开发的最初阶段就实现全面的测试。ISSP利用预实现扫描技术可接近百分之百的可测性设计。此外,ISSP还提供用于已有预扩散SRAM的内建自检(BIST)方法以及用于输入输出信号的边界扫描逻辑。这样,基于ISSP的电路设计就产生了经过完全测试的ASIC,而所有工作实际都可获得NEC的技术支持。整个测试逻辑将被集成和预扩散到ISSP主芯片上。

由于事实上并不是所有的CMG都会被完全用到,ISSP不可避免会占用比标准单元IC更大的芯片面积。另一方面,由于ISSP是基于CB-12标准单元ASIC技术开发的,随着定购量的增加而需要面积绝对优化的设计时,可以相对简单地将它转换成标准单元IC。封装形式包括TBGA、QFP和Flipchip BGA等。

作者:Christoph Hecker

产品营销工程师

NEC欧洲电子公司

顶级性能与低成本之间的链接桥梁